Luận án tiến sĩ: Giải pháp chuyển đổi dấu phẩy tĩnh và hiệu chỉnh sai lệch trong TI-ADC cho khối thu băng rộng (tt)

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI ĐINH THỊ KIM PHƯỢNG GIẢI PHÁP CHUYỂN ĐỔI DẤU PHẨY TĨNH VÀ HIỆU CHỈNH SAI LỆCH TRONG TI-ADC CHO KHỐI THU BĂNG RỘNG Ngành: Kỹ thuật điện tử Mã số: 9520203 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ HÀ NỘI - 2022 Cơng trình hoàn thành Trường Đại học Bách khoa Hà Nội Tập thể hướng dẫn khoa học: PGS.TS.Nguyễn Đức Minh TS Phạm Hải Đăng Phản biện 1: Phản biện 2: Phản biện 3: Luận án bảo vệ trước Hội đồng đánh giá luận án tiến sĩ cấp trường họp Trường Đại học Bách khoa Hà Nội vào hồi giờ, ngày tháng năm Có thể tìm hiểu luận án tại: Thư viện Tạ Quang Bửu, Trường ĐHBK Hà Nội Thư viện Quốc gia Việt Nam MỞ ĐẦU Tính cấp thiết luận án Trong thu phát tiên tiến sử dụng kỹ thuật vô tuyến định nghĩa phần mềm (Software Defined Radio), khối chức trộn tần, điều chế/giải điều chế cao tần số hóa triển khai xử lý tín hiệu số, vi mạch số chuyên dụng FPGA Điều cho phép giải pháp thu phát trở nên mềm dẻo dễ dàng đáp ứng cấu hình phức tạp tiêu chuẩn truyền thông đại tốc độ cao 4G, 5G, WLAN 802.11ac, ax, ah, Hai vấn đề quan trọng việc số hóa thu phát là: - Tối ưu hóa tốc độ chuyển đổi tương tự số gần antenna sau khuếch đại tạp âm thấp để biến đổi tín hiệu cao tần tương tự thành tín hiệu số trước xử lý - Triển khai hiệu mặt tốc độ tài nguyên phần cứng thuật tốn xử lý tín hiệu số Với vấn đề thứ nhất: theo định lý Nyquist, chuyển đổi tương tự số (ADC) cần hoạt động tần số lấy mẫu gấp đơi tần số cao tín hiệu tương tự, sử dụng ADC đáp ứng tín hiệu vào tần số cao tiêu thụ lượng lớn [22, 35, 47] Giải pháp sử dụng ADC xen kẽ thời gian (Time-Interleaved ADC – TI-ADC) Bộ TI-ADC gồm M ADC thành phần (sub-ADC), sub-ADC hoạt động tần fs 2π số lệch pha góc Cụ thể, sub-ADC hoạt M M động tần số thấp hơn, lấy mẫu tín hiệu tương tự cách khoảng thời gian Ts [114] Các mẫu ADC thành phần ghép với để tạo tín hiệu số đầu tương đương ADC lấy mẫu tần số fs Giải pháp TI-ADC cho phép tạo biến đổi tương tự số tốc độ cao (tần số lấy mẫu tới hàng GHz), tiết kiệm lượng [87] Kỹ thuật lấy mẫu xen kẽ thời gian giải pháp tối ưu để cân tốc độ công suất tiêu thụ Tuy nhiên vấn đề lớn TI-ADC sai lệch (về hệ số khuếch đại- gain, độ lệch offset - DC offset, lệch thời gian lấy mẫu- timing skew băng thông - bandwidth) dung sai quy trình chế tạo, thay đổi điện áp cung cấp nhiệt độ Các sai lệch kênh ADC tạo tín hiệu lỗi xuất phổ tần đầu giảm đáng kể hiệu TI-ADC Nhiều nghiên cứu tập trung vào thuật toán hiệu chỉnh lệch offset hệ số khuếch đại [11, 51] lệch thời gian lấy mẫu [61, 64] Nhưng thực tế, ảnh hưởng đến hiệu TI-ADC lệch hệ số khuếch đại thời gian lấy mẫu, đặc biệt lệch thời gian lấy mẫu sub-ADC TI-ADC làm việc tần số cao Cũng có nghiên cứu sử dụng kỹ thuật hiệu chỉnh tín hiệu hỗn hợp (mixedsignal) và/hoặc tương tự (analog) [101, 123] để hiệu chỉnh sai lệch TI-ADC cách có hiệu Tuy nhiên kỹ thuật cần sử dụng thêm mạch tương tự, đòi hỏi thời gian thiết kế dài Ngoài ra, hiệu chỉnh lệch hệ số khuếch đại, lệch thời gian lấy mẫu dựa tập lọc HPF dựa vào tín hiệu ngẫu nhiên Pseudo xuất số nghiên cứu Tuy nhiên kỹ thuật gây tốn nhiều chi phí phần cứng Gần đây, để đạt tính linh hoạt khả cấu hình lại thiết kế máy thu lấy mẫu trực tiếp, thuật tốn hiệu chỉnh hồn tồn miền số sai lệch hệ số khuếch đại, thời gian lấy mẫu giải pháp hứa hẹn chúng giúp tận dụng lợi việc thu nhỏ kích thước linh kiện công nghệ CMOS dễ dàng thiết kế cho hệ công nghệ tiếp theo, khắc phục vấn đề thuật toán hiệu chỉnh tương tự thuật toán hiệu chỉnh hỗn hợp nghiên cứu [65, 73, 109] Đồng thời, để tích hợp thuật tốn hiệu chỉnh vào lõi ADC, thuật toán hiệu chỉnh sai lệch cần phải triển khai phần cứng (nền tảng FPGA) thiết kế tổng hợp ASIC phải thực để đánh giá cơng suất tiêu thụ diện tích thiết kế Với vấn đề thứ hai: thuật toán xử lý tín hiệu số thường phát triển mơ kiểm chứng máy tính đa dụng biểu diễn tín hiệu định dạng dấu phẩy động, địi hỏi xử lý số định dạng dấu phẩy động phức tạp, tiêu thụ lượng lớn [56] Để tối ưu tài nguyên phần cứng mức độ tiêu thụ lượng hệ thống xử lý tín hiệu số, cần biến đổi định dạng dấu phẩy động thuật tốn xử lý tín hiệu số thành định dạng dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC) Những năm qua kỹ thuật thực FFC cho thuật toán xử lý số phổ biến kỹ thuật dựa mô kỹ thuật dựa ngôn ngữ ANSI C, System C Phương pháp dựa mô [5] đưa áp dụng Matlab kết hợp với công cụ Accelerate FPGA [4] để chuyển đổi dấu phẩy động thành dấu phẩy tĩnh thực thi phần cứng Bằng công cụ này, mã nguồn mô tả phần cứng (Hardware Description Languages - HDL) tạo tự động từ thuật toán DSP xây dựng Matlab Đối với kỹ thuật dựa ngôn ngữ, phương pháp chuyển đổi dấu phẩy tĩnh dựa ngôn ngữ System C cho hệ thống xử lý số VLSI đề xuất [97, 98] Bên cạnh đó, số nghiên cứu khác thực tối ưu hóa tốc độ FFC kỹ thuật thuật toán EO (Evolutionary Optimise) [90] Tuy nhiên kỹ thuật chưa đề cập tới hệ thống phức tạp có hồi tiếp hệ thống hiệu chỉnh sai lệch TI-ADC thời gian thực chuyển đổi kéo dài số lượng khối hệ thống lớn Rõ ràng việc ứng dụng thuật toán hiệu chỉnh đồng thời lệch hệ số khuếch đại thời gian lấy mẫu với số lượng sub-ADC tùy ý TI-ADC thực phần cứng nhờ đẩy nhanh trình FFC thách thức lĩnh vực Những vấn đề cịn tồn Các phân tích vấn đề phát triển giải pháp thiết kế, triển khai phần cứng cho thuật tốn xử lý tín hiệu số tồn cụ thể sau: • Với thiết kế TI-ADC thiết bị băng rộng, cần phải hiệu chỉnh sai lệch lệch offset, hệ số khuếch đại, thời gian lấy mẫu băng thông nhằm cải thiện hiệu TI-ADC, đồng thời đảm bảo tối ưu tài nguyên phần cứng triển khai, diện tích mạch cơng suất tiêu thụ nhỏ • Với người thiết kế, cần chọn giải thuật FFC tối ưu đảm bảo tối ưu độ dài từ nhằm giảm chi phí tài nguyên phần cứng, giảm mức tiêu thụ lượng đạt tần số tối đa Đồng thời q trình chuyển đổi FFC cần đảm bảo thời gian thực nhanh áp dụng với hệ thống xử lý tín hiệu số (DSP) Mục tiêu nghiên cứu Xuất phát từ phân tích trên, luận án thực mục tiêu sau đây: • Đề xuất thực phương pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại lệch thời gian lấy mẫu TI-ADC sử dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC) • Đề xuất thực cải tiến chuyển đổi liệu dấu phẩy động sang liệu dấu phẩy tĩnh (FFC) dựa sở thực nhóm tín hiệu cho thuật tốn DSP để triển khai phần cứng FPGA, ASIC Những đóng góp luận án Luận án đạt kết nghiên cứu đóng góp sau: • Thứ nhất, luận án đề xuất giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại lệch thời gian lấy mẫu TI-ADC dựa nguyên tắc lọc thích nghi loại bỏ can nhiễu Trong đề xuất này, hiệu chỉnh sai lệch thực băng tần Nyquist Kết công bố cơng trình [J1], [J2] • Thứ hai, luận án phát triển giải pháp chuyển đổi dấu phẩy tĩnh cho xử lý số tín hiệu thực thi khối thu băng rộng Kết cơng bố cơng trình [C1], [C2] [J3] Cấu trúc nội dung luận án Mở đầu Chương Tổng quan TI-ADC khối thu băng rộng Chương Giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại, thời gian lấy mẫu TI-ADC theo nguyên tắc ANC Chương Phát triển giải pháp FFC ứng dụng cho thuật toán DSP Kết luận hướng nghiên cứu tương lai Chương TỔNG QUAN VỀ TI-ADC TRONG KHỐI THU BĂNG RỘNG 1.1 Kiến trúc khối thu băng rộng đặc điểm TI-ADC 1.1.1 Kiến trúc máy thu băng rộng sử dụng TI-ADC 1.1.2 Nguyên tắc hoạt động TI-ADC 1.2 Mơ hình hóa TI-ADC với sai lệch 1.2.1 Các sai lệch nội sub-ADC TI-ADC 1.2.2 Mơ hình hóa TI-ADC ảnh hưởng sai lệch Dựa mơ hình sub-ADC với sai số nội tại, thực mơ hình hóa tất sai lệch TI-ADC Biến đổi Fourier tín hiệu công thức (1.1) Trong công thức (1.1), ∆gi độ lệch hệ số khuếch đại sub-ADC thứ i (sub − ADCi ); ∆ti độ lệch thời gian lấy mẫu sub − ADCi so với thời gian lấy mẫu chuẩn; ∆oi độ lệch offset sub − ADCi ; Hi đáp ứng tần số sub − ADCi Cơng thức (1.1) biểu diễn mối quan hệ tín hiệu với tín hiệu vào ảnh hưởng tất sai lệch TI-ADC Theo công thức (1.1), ωs sai lệch offset gây nhiễu phổ tín hiệu tần số k M (M : số sub-ADC, k: số mẫu đánh giá) Vì TI-ADC có tính chu kỳ theo M TS nên cần xét chu kỳ tín hiệu đủ để phân tích ảnh hưởng này, thường chọn k ∈ [0, M − 1]) khơng phụ thuộc tần số tín hiệu vào x(t) Các sai lệch hệ số khuếch đại, thời gian ωs lấy mẫu, băng thông gây hài nhiễu tần số (±ωin + k ), M hài nhiễu phụ thuộc tần số tín hiệu vào Hơn hài nhiễu liệt kê làm suy hao giá trị SFDR, SNDR TI-ADC   ω 2π s +∞ M −1 X  )∆ti −jki −j(ω−k X  ωs 1 M M Y (jω) = )] e e (1 + ∆ ) H [j(ω − k gi i   {z } | T M | {z } | {z M } i=0 k=−∞ timing gain ωs × X[j(ω − k )] + M T +∞ X k=−∞ bandwidth M M −1 X i=0 ∆oi e | −jki 2π ω M δ(ω − k s ) (1.1) M} {z of f set • Ảnh hưởng sai lệch tới SNDR SFDR Đánh giá hiệu TI-ADC dựa thông số SNDR SFDR Các thông số bị suy giảm sai lệch TI-ADC Công thức (1.2) xác định SNDR nghiên cứu [30] công thức (1.3) xác định SFDR nghiên cứu [28] ! σ∆ 2 2 SN DR ≈ −10 log10 σ∆g + ω0 σ∆t + A2 + (1.2) 3.22N  SF DR = 10 log10 max(Fo , F∆g ,∆t )  (1.3) , σ , σ giá trị RMS lệch offTrong thành phần σ∆ ∆g ∆t o set, hệ số khuếch đạị thời gian lấy mẫu sub-ADC Và Fo , F∆g , F∆t xác định theo ΦP∆o , ΦP∆g , ΦP∆t phổ lệch offset, hệ số khuếch đại thời gian lấy mẫu tính theo hàm hiệp phương sai R∆o , R∆g R∆t tương ứng 1.2.3 Các yếu tố tác động đến hiệu TI-ADC Để cải thiện hiệu TI-ADC cần xác định yếu tố tác động tới Trong thiết kế TI-ADC cần nâng cao hiệu TI-ADC thông qua hiệu chỉnh sai lệch, sử dụng kỹ thuật tương ứng nhằm đáp ứng tính linh hoạt khả ứng dụng theo kịp với thay đổi công nghệ, áp dụng kiến trúc TI-ADC khối thu băng rộng Từ lý đó, kỹ thuật hiệu chỉnh nền, hồn tồn số cho sai lệch TI-ADC đặc biệt quan tâm 1.3 Các vấn đề thiết kế hiệu chỉnh sai lệch TI-ADC 1.3.1 Kỹ thuật hiệu chỉnh sai lệch TI-ADC Phần khảo sát tình hình nghiên cứu kỹ thuật hiệu chỉnh sai lệch TI-ADC: hiệu chỉnh lệch offset, lệch hệ số khuếch đại, lệch thời gian lấy mẫu, lệch băng thông Đồng thời phân loại kỹ thuật hiệu chỉnh dựa đặc tính loại sai lệch để xác định thứ tự hiệu chỉnh sai lệch TI-ADC Từ đó, Luận án tập trung đề xuất giải pháp ước lượng hiệu chỉnh đồng thời lệch hệ số khuếch đại thời gian lấy mẫu 1.3.2 Các vấn đề triển khai phần cứng Từ khái niệm liệu dấu phẩy tĩnh, dấu phẩy động cho thấy vai trị thực FFC Việc mơ hình hóa cách thức tác động vào thành phần hệ thống để thực FFC Độ dài từ tối ưu cho thành phần lựa chọn dựa vào đánh giá hàm mục tiêu tương ứng Quá trình FFC áp dụng cho giải thuật xử lý tín hiệu số mơ hình hóa dạng đồ thị Hình 1.1 Trong đó, hệ thống DSP bao gồm đầu vào (Inputi ), đầu (Output) phần tử hoạt động thực chức toán học opi Một hệ thống gồm node opi nhánh đồ thị đặc trưng f ix(W L, F W L) để kết nối thành phần hệ thống W L số bit biểu diễn tín hiệu, F W L số bit biểu diễn phần thập phân Các hệ thống DSP thiết kế dạng dấu phẩy động độ Trong đó: ⌣ H k (ejω ) =
Hd ejω = M M −1 P jω ) gm erm Hd (e 2π e−jk M m (2.2) m=0 jω, for − π < ω < π
jω
Hd e đáp ứng tần số lý tưởng lọc đạo hàm [83] X ejω phổ tín hiệu rời rạc tín hiệu vào lấy mẫu thời điểm nTs , x[n] = x(t)|t=nTs Giả thiết lệch thời gian lấy mẫu nhỏ, khai triển chuỗi Taylor bậc một, xác định đáp ứng tần số lọc đạo hàm thành phần lệch hệ số khuếch đại, thời gian lấy mẫu công thức 2.3 Gk = M M −1 P 2π gm e−jk M m Rk = m=0 M M −1 P 2π gm rm e−jk M m (2.3) m=0 Biến đổi Fourier ngược công thức (2.1) giả thiết G0 ≈ 1,Vogel [102] phân tích ảnh hưởng sai số thời gian khác biểu diễn đầu y[n] gồm hai thành phần tín hiệu x[n] sai số e[n] Thành phần sai số e[n] chứa hài nhiễu lệch hệ số khuếch đại thời gian lấy mẫu, khai triển thành tổng hai thành phần công thức (2.4): e[n] = cTg xg,n + cTr xr,n (2.4) Trong xg,n = mn x[n]; xr,n = mn (hd [n] ∗ x[n]) (2.5) hd [n] đáp ứng xung lọc đạo hàm lý tưởng cách biến đổi
Fourier ngược Hd ejω Véc-tơ điều chế mn khai triển công thức (2.6)



2π 2π 2π mn = (2 cos 2π M n , −2 sin M n
,
,2 cos k M n , −2
sin k
M n , , n T 2π M 2π cos M − M n , −2 sin − M n , (−1) ) (2.6) Với T phép chuyển vị ma trận, véc-tơ hệ số lệch hệ số khuếch đại thời gian lấy mẫu cg , cr có kích thước (M − 1), gồm phần thực phần ảo thành phần {Gk , Rk } Khi véc-tơ hệ số cg cr ước lượng, việc hiệu chỉnh sai lệch TI-ADC thực 11 cách loại bỏ thành phần sai số Đồng thời nhờ vào lọc đạo hàm tách riêng sai số lệch hệ số khuếch đại khỏi sai số lệch thời gian lấy mẫu công thức (2.5) 2.1.2 Đề xuất nguyên tắc ANC hiệu chỉnh đồng thời lệch hệ số khuếch đại thời gian lấy mẫu TI-ADC Các sai số lệch hệ số khuếch đại thời gian lấy mẫu có tính tuyến tính, biểu diễn cơng thức (2.7): " # h i c T g +x [n] = uTn c + x [n] y [n] = xTg,n x r,n (2.7) c r | {z } | {z } T u n c Giả thiết, tín hiệu sai số sai lệch có thành phần hồi quy tuyến y[ n ] x n uT nc + x[n] + un Bộ lọc tuyến tính e [ n ]uTn cn 1 cn1 Thuật tốn thích nghi Hình 2.1: Ước lượng dựa nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC) tính uTn c tái cấu trúc từ lọc tuyến tính, x[n] tín hiệu cần ước lượng Việc ước lượng thực cách sử dụng lọc thích nghi loại bỏ nhiễu (ANC) trình bày [83] Thuật toán ANC cụ thể Hình 2.1 Theo đó, tín hiệu lọc tuyến tính khai triển theo cơng thức (2.8): eˆ [n] = uTn cn−1 (2.8)
x ˆ [n] = x [n] + uTn c − uTn cn−1 phù hợp ước lượng bình phương tín hiệu x[n] đạt giá trị nhỏ Do chưa biết tín hiệu vào nên đầu hệ thống coi tín hiệu vào để ước lượng sai số cho trình thích nghi Hình 2.1 12 Như Hình 2.1, ta có cơng thức (2.9) biểu diễn ước lượng đầu x[n]: x ˆ [n] = y [n] − uTn cn−1 = x [n] + (e [n] − eˆ [n]) (2.9) Áp dụng LMS với giả thiết tín hiệu có dạng WSS, thơng qua xác định kỳ vọng tín hiệu thu cơng thức (2.10) cn = cn−1 + µuTn y [n] − uTn cn−1
(2.10) Thực thi thuật tốn thích nghi theo công thức (2.10) đặt yêu cầu xác định véc-tơ un hồi quy Từ (2.5) (2.7), un tính chưa biết tín hiệu vào x[n] Trong kỹ thuật hiệu chỉnh mờ, để ước lượng hệ số sai lệch cách xác, cần sử dụng thành phần tín hiệu bù x[n] thay cho x[n] cơng thức (2.5) để tính un cơng thức (2.7) Hình 2.2 kỹ thuật hiệu chỉnh lệch hệ số khuếch đại thời x  n  + y  n   x  n   e  n c g ,n-1 mn X xˆ g , n h  n d X mn Bộ sửa sai xˆ r , n + + - x Bộ lọc tuyến tính c g , n -1 x n  + mn e  n  X + h n d X x cr , n-1  T uT   x g ,n n   mn T x g ,n T  x  r ,n   T x r ,n x Bộ lọc tuyến tính + e n  LMS X cr ,n-1 Bộ ước lượng Hình 2.2: Kỹ thuật hiệu chỉnh sai lệch đề xuất gian lấy mẫu dựa kỹ thuật ANC gồm bước sửa sai ước lượng thực miền tín hiệu số Trong bước sửa sai, tín hiệu sai số ước lượng e[n] loại khỏi tín hiệu đầu y[n] TI-ADC để có tín hiệu sửa sai x ˆ[n] Trong bước ước lượng, hệ số cg,n−1 cr,n−1 thu cách cập nhật công thức (2.10), với un tính từ thành phần x[n] Hình 2.2 13 2.1.3 Giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại thời gian lấy mẫu TI-ADC theo nguyên tắc ANC thực băng tần Nyquist Do lọc BDF chứa hệ số nhân phụ thuộc vào bậc băng tần Nyquist kN B hai lọc FIR với hệ số hằng: lọc vi phân hd [n] lọc Hilbert Đáp ứng xung BDF triển khai công thức (2.11)   kN B hbd [n] = hd [n] + hh [n] × (−1)kN B 2π (2.11) j k Hệ số nhân (−1)kN B × kN2B × 2π sử dụng tham số đầu vào thuật toán hiệu chỉnh Bậc băng tần Nyquist BDF có hệ số số Thay lọc đạo hàm hd [n] hbd [n] Hình 2.2, hiệu chỉnh đồng thời lệch hệ số khuếch đại thời gian lấy mẫu tín hiệu thuộc băng tần Nyquist 2.2 Mô đánh giá 2.2.1 Thiết lập mơ 2.2.2 Mơ với tín hiệu vào thuộc băng tần Nyquist 2.2.3 Mô với tín hiệu vào thuộc băng tần Nyquist khác 2.2.4 Kết mô đánh giá Trước hết, Luận án so sánh thông số SNDR, SFDR trước sau áp dụng kỹ thuật đề xuất với kỹ thuật [65, 66] cho tín hiệu thuộc băng tần Nyquist thứ biểu diễn Hình 2.3 Đặc biệt, giá trị SFDR [66] có xu giảm mạch tín hiệu vào xấp xỉ với giá trị tần số k.fs /2 Với kỹ thuật đề xuất, hiệu TI-ADC sau hiệu chỉnh ổn định Khi tần số tín hiệu vào tăng mạnh, lệch thời gian lấy mẫu TI-ADC tăng làm thông số SNDR SFDR giảm 14 100 60,8 60,75 90 60,7 60,6 60,55 SFDR [dB] SNDR [dB] 80 60,65 Trước hiệu chỉnh: SNDR