THIẾT KẾ BỌ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG

LỜI CẢM ƠN Qua đề tài luận văn giúp tơi tích lũy thêm nhiều kiến thức bổ ích Đầu tiên, xin chân thành cảm ơn khoa Điện tử Viễn thông trường Đại học Khoa Học Tự Nhiên Đại học Tôn Đức Thắng tạo điều kiện tốt đề tơi hồn thành đề tài Tôi xin cảm ơn thầy Đặng Lê Khoa tận tình hướng dẫn giúp đỡ tơi q trình thực đề tài Thầy giúp tơi vượt qua khó khăn bỡ ngỡ kiến thức để hoàn thành đề tài Tơi xin gửi lời cảm ơn sâu sắc đến quý thầy cô khoa Điện- Điện tử tận tình giảng dạy, trang bị kiến thức bổ ích cho tơi năm học vừa qua Để hồn thành đề tài này, tơi càm ơn gia đình, tất bạn bè, người thân giúp đỡ, động viên trình học tập thực đề tài Mặc dù có nhiều nỗ lực cố gắng để hồn thành luận văn khả mình, nhiên khơng thể tránh khỏi thiếu sót Rất mong nhận cảm thơng đóng góp q báu thầy cô bạn bè Sinh viên thực Nguyễn Hồng Công NHẬN XÉT CỦA GIÁO VIÊN HƯỚNG DẪN Chữ ký GVHD TP Hồ Chí Minh, tháng 12 năm 2010 NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN Chữ ký GVPB TP Hồ Chí Minh, tháng 12 năm 2010 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG MỤC LỤC CÁC TỪ VIẾT TẮT DANH SÁCH HÌNH ẢNH DANH SÁCH BẢNG BIỂU LỜI NÓI ĐẦU CHƢƠNG GIỚI THIỆU 1.1 CẤU TRƯC CỦA HỆ THỐNG THƠNG TIN SỐ 1.2 MÃ KIỂM SOÁT LỖI 10 1.2.1 Mã khối 10 1.2.2 Mã chập 11 1.3 THUẬT TOÁN VITERBI 11 1.4 NHỮNG NGHIÊN CỨU KHOA HỌC TRONG TRUYỀN THÔNG SỐ 12 1.5 MỤC TIÊU VÀ HƢỚNG PHÁT TRIỂN CỦA ĐỀ TÀI 13 CHƢƠNG CƠ SỞ LÝ THUYẾT 14 2.1 MÃ CHẬP 14 2.1.1 Cấu trúc tạo mã chập 14 2.1.2 Biểu diễn mã chập 16 2.2 THUẬT TOÁN VITERBI VÀ GIẢI MÃ CHO MÃ CHẬP 18 2.2.1 Giải mã Viterbi với kênh truyền không nhiễu 19 2.2.2 Giải mã Viterbi với kênh truyền có nhiễu 21 2.3 BỘ GIẢI MÃ VITERBI 22 2.3.1 Khối branch metric (BMU) 23 2.3.2 Khối cộng so sánh chọn (ACSU) 23 2.3.3 Khối quản lý nhớ đƣờng tốt (SMMU) 23 2.3.3.1 Phƣơng pháp truy hồi (Trace back) 23 2.3.3.2 Phƣơng pháp chuyển đổi ghi (Register Exchange) 24 2.4 CÁC LOẠI GIẢI MÃ VITERBI 25 2.4.1.Giải mã Viterbi dùng hard decision 26 2.4.2 Giải mã Viterbi dùng soft decision 26 2.5 ƢU ĐIỂM VÀ NHƢỢC ĐIỂM CỦA THUẬT TOÁN VITERBI 26 2.5.1 Ƣu điểm 26 2.5.2 Nhƣợc điểm 28 2.6 KÊNH TRUYỀN 28 2.6.1.Giới thiệu tổng quan kênh truyền 28 SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG 2.6.2 Đặc tính AWGN 29 2.7 ỨNG DỤNG CỦA MÃ CHẬP VÀ GIẢI MÃ VITERBI 32 CHƢƠNG GIỚI THIỆU CÔNG CỤ VÀ PHẦN MỀM THIẾT KẾ 36 3.1 PHẦN MỀM DSP BUILDER 36 3.1.1 Giới thiệu 36 3.1.2 Thƣ viện DSP Builder 38 3.2 PHẦN MỀM QUARTUS II 40 3.3 KIT DSP DEVELOPMENT STRATIX EP1S25 42 3.3.1 Giới thiệu 42 3.3.2 Các thành phần kit 42 3.4 THIẾT KẾ KHỐI HDL TRÊN SIMULINK DÙNG QUARTUS II 44 CHƢƠNG THIẾT KẾ VÀ MÔ PHỎNG 49 4.1 SƠ ĐỒ TỔNG QUÁT 49 4.2 THIẾT KẾ BỘ MÃ HÓA 49 4.3 THIẾT KẾ BỘ GIẢI MÃ VITERBI 50 4.3.1 Khối Branch Metric 52 4.3.2 Khối ACS 52 4.3.3 Khối Trace Back 54 4.3.4 Khối giải mã liệu 55 4.4 ÁNH XẠ CHÕM SAO 57 4.4.1.Bộ ánh xạ chòm 57 4.4.2.Bộ giải ánh xạ chòm 59 CHƢƠNG KẾT QUẢ CỦA ĐỀ TÀI 60 5.1 HỆ THỐNG MÃ HÓA KÊNH 60 5.2 XỬ LÝ DỮ LIỆU Ở ĐẦU PHÁT 62 5.2.1 Bộ mã hoá kênh 62 5.2.2 Ánh xạ chòm 63 5.3 XỬ LÝ DỮ LIỆU Ở PHÍA THU 64 5.3.1 Giải ánh xạ chòm 64 5.3.2 Giải mã liệu 65 CHƢƠNG TỔNG KẾT VÀ HƢỚNG PHÁT TRIỂN CỦA ĐỀ TÀI 67 TÀI LIỆU THAM KHẢO 68 SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG CÁC TỪ VIẾT TẮT ACS ACSU ARQ AWGN BER BM BMU CC CDMA DAB DSP DVB DVB-S DAB-T FEC FPGA FSM JTAG GSM HDL IEEE LFSR LSB LUT MSB NASA OFDM PM QAM QPSK RAM RE ROM RS Add Compare Select Add Compare Select Unit Automatic Repeat Request Additive White Gaussian Noise Bit Error Rate Branch Metric Branch Metric Unit Convolutional Code Code Division Multiple Access Digital Audio Broadcast Digital Signal Processing Digital Video Broadcast Digital Video Broadcast Satellite Digital Audio Broadcast Terrestrial Forward Error Correction Field Programmable Gate Arrays Finite State Machine Join Test Action Group Global System for Mobile Communications Hareware Description Language Institute of Electrical and Electronics Engineers Linear Feedback Shift Register Least Significant Bit Look Up Table Most Significant Bit National Aeronautics And Space Administration Orthogonal Frequency-Division Multiplexing Path Metric Quadrature amplitude modulation Quadrature Phase Shift Keying Random Access Memory Register Exchange Read-Only Memory Reed-solomon Code SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG RTL SMS SMU SNR TB VHDL VLSI W- CDMA WIMAX Register Transfer Level State Metric Storage Survivor Memory Management Unit Signal To Noise Ratio Trace Back Very High Speed Hardware Description Language Very Large Scale Integration Wideband Code Division Multiple Access Worldwide Interoperability for Microwave Access SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG DANH SÁCH HÌNH ẢNH Hình 1.1: Mơ hình hệ thống truyền thông số Hình 2.1 Bộ tạo mã chập 14 Hình 2.2: Sơ đồ trạng thái mã chập 16 Hình 2.3: Sơ đồ lƣới đơn giản 17 Hình 2.4: Sơ đồ lƣới đƣờng từ mã 17 Hình 2.5: Sơ đồ giải thuật cho việc giải mã Viterbi 19 Hình 2.6: Sơ đồ lƣới với ví dụ tính khoảng cách 20 Hình 2.7: Phƣơng pháp truy hồi 20 Hình 2.8: Giải mã cho kênh truyền có nhiễu 21 Hình 2.9: Sơ đồ giải mã hoàn tất 21 Hình 2.10: Giải mã kênh truyền có nhiễu phƣơng pháp truy hồi 22 Hình 2.11: Sơ đồ khối giải mã Viterbi 23 Hình 2.12: Phƣơng pháp RE 24 Hình 2.13: Tỉ lệ lỗi BER sau giải mã thuật tốn Viterbi 27 Hình 2.14: Biểu đồ tỉ lệ lỗi BER với tốc độ mã CC khác 28 Hình 2.15: Mơ hình kênh truyền AWGN 29 Hình 2.16 : Hàm mật độ xác suất biến Gauss 31 Hình 2.17: Hàm phân bố tích luỹ biến Gauss 32 Hình 3.1: Quá trình thiết kế tổng quát 37 Hình 3.2: Thƣ viện DSP Builder 38 Hình 3.3: Hoạt động khối Signal Complier 38 Hình 3.4: Giao diện Quartus II 41 Hình 3.5: Kit DSP Development Stratix EP1S25 42 Hình 3.6: Các linh kiện đƣợc kit DSP Development 43 Hình 3.7: Giao diện Dự án 45 Hình 3.8: Cửa sổ chọn kiểu file thiết kế 46 Hình 3.9: Giao diện sau biên dịch thành công 47 Hình 3.10: Tạo model thiết kế HDL 47 Hình 3.11: Biên dịch khối HDL 48 Hình 4.1: Bố trí hệ thống mơ 49 Hình 4.2: Bộ mã hóa chập 50 Hình 4.3: Sơ đồ cấu trúc tổng quát giải mã Viterbi 51 Hình 4.4: Khối BMU 52 Hình 4.5: Thực phần cứng đƣờng 52 SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG Hình 4.6: Khối butterfly ACS 53 Hình 4.7: Khối ACS 53 Hình 4.8: Khối Trace Back 54 Hình 4.9: Khối giải mã liệu 55 Hình 4.10: Ví dụ giải mã dùng thuật toán Viterbi 56 Hình 4.11: Bộ giải mã dùng thuật tốn Viterbi 56 Hình 4.12: Dạng sóng tín hiệu điều khiển khối giải mã Viterbi 57 Hình 4.13: Phép điều chế QPSK 58 Hình 4.14: Mạch thực phép điều chế QPSK 59 Hình 4.15: Khối Demapper 59 Hình 5.1: Mơ hình mã hóa kênh 60 Hình 5.2: Mơ hình mã hóa kênh kết hợp điều chế 61 Hình 5.3: Kết thử nghiệm mã hóa chập 62 Hình 5.4: Dữ liệu qua mã hoá kênh 63 Hình 5.5: Dữ liệu vào sau ánh xạ chòm theo phƣơng pháp QPSK 64 Hình 5.6: Dữ liệu giải ánh xạ chòm phát lỗi nhiễu đƣờng truyền 64 Hình 5.7: Thử nghiệm mã hoá 65 SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG DANH SÁCH BẢNG BIỂU Bảng 2.1 : Bảng trạng thái cho ngõ vào ngõ 15 Bảng 2.2: Một số tạo mã chập 15 Bảng 2.3 : Bảng trạng thái để xác định sơ đồ trạng thái 17 Bảng 2.4: Những đặc tính giải mã sứ mệnh NASA 33 Bảng 2.5: Những đặc tính mã hố đƣợc sử dụng truyền thông số 34 Bảng 3.1: Bảng yêu cầu cài đặt phần mềm DSP Builder 36 Bảng 3.2: Các linh kiện kit DSP Developmemt 44 Bảng 4.1: Tham số mã chập 50 Bảng 4.2: Ý nghĩa đƣờng tín hiệu giải mã Viterbi 57 Bảng 4.3: Dữ liệu đặt bảng tra cho phép điều chế QPSK 58 SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG Khi mắt lƣới đạt giá trị cuối cùng, PM sống sót đƣợc thiết lập Trong metric này, sử dụng bit để ghi lại tất trạng thái tồn từ trạng thái trƣớc (với mức cao, mức thấp) 4.3.3 Khối Trace Back Stage Dịch trái bit, thêm bên phải bit từ PM sống sót PM sống sót No Sơ đồ lƣới hồn thành Bộ đếm Yes Con đƣờng có khả Hình 4.8: Khối Trace Back Khi sơ độ lƣới kết thúc, khối Trace Back tìm kiếm đƣờng có khả từ trạng thái cuối trạng thái Mỗi lần khối TB dịch trái bit trạng thái nhị phân thêm bit từ PM sống sót để tính tốn trạng thái trƣớc Bằng cách đƣờng có khả đƣợc tìm thấy Phƣơng pháp RE đƣợc dùng cho việc giải mã liệu Trạng thái ban đầu S0, S1, S2, S3 Dữ liệu vào đƣợc dịch sang trái lần lại đƣợc viết thêm vào LSB Ở thời điểm t=0, trạng thái S0, input giữ trạng thái S0 nội dung ghi lại đƣợc cập nhật thêm Khi liệu vào trạng thái thay đổi thành S1 nội dung ghi dòng đƣợc cập nhật thêm Ở thời điểm t=1, trạng thái S0, input trạng thái S0 nội dung ghi SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 54 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG 00 Khi input trạng thái S1 nội dung ghi đƣợc cập nhật thành 01 Tất ghi đƣợc thực cách tƣơng tự 4.3.4 Khối giải mã liệu Bảng trạng thái Ngõ vào Con đƣờng có khả Ngõ vào Bộ đếm Kiểm tra Ngõ liệu Hình 4.9: Khối giải mã liệu Sau đƣờng có khả đƣợc tìm thấy, bƣớc cuối giải mã liệu gốc Bƣớc bắt đầu với thời gian lấy mẫu 0, trạng thái 0.Mỗi lần cách kiểm tra trạng thái đƣờng có khả nhất, so sánh với trạng thái tƣơng ứng bảng trạng thái tìm đƣợc liệu đầu vào Vì tín hiệu đƣợc giải mã Hình 4.10 ví dụ giải mã dùng thuật tốn Viterbi cho chuỗi liệu thu (11, 00, 01, 11, 10, 10, 11) Chuỗi trạng thái phù hợp đƣợc xác định cách tính khoảng cách Hamming với tất đƣờng Khi hai đƣờng gặp điểm, ta giữ lại đƣờng có khoảng cách Hamming ngắn Đƣờng cuối đƣợc chọn để định trạng thái ngõ đƣờng có khoảng cách Hamming ngắn Vì vậy, chuỗi liệu tối ƣu (11, 01, 01, 11, 11, 10,11) Khi xác định đƣợc chuỗi liệu tối ƣu, ta xác định chuỗi liệu ngõ giải mã Trong ví dụ trên, chuỗi liệu sau giải mã (1100100) SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 55 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG Hình 4.10: Ví dụ giải mã dùng thuật tốn Viterbi Hình 4.11 trình bày giải mã dùng thuật tốn Viteribi Các đƣờng tín hiệu để điều khiển giải mã đƣợc trình bày hình 4.12 Thuật toán Viterbi dựa vào chuỗi trạng thái phù hợp Vì vậy, việc xác định độ dài chuỗi ảnh hƣởng đến hiệu giải mã Nếu chiều dài đƣợc chọn dài làm cho tăng phép tính tốn, sử dụng nhiều nhớ, tăng thời gian trễ Ngƣợc lại, chọn chiều dài ngắn hạn chế khả sửa lỗi thuật toán Chiều dài qui hồi thƣờng đƣợc chọn gấp lần chiều dài mã trƣờng hợp khơng bỏ bớt Trong trƣờng hợp có bỏ bớt, chiều dài đƣợc chọn tối đa dài gấp 15 lần chiều dài mã Trong thiết kế này, chiều dài mã không sử dụng kỹ thuật bỏ bớt nên chiều dài qui hồi đƣợc chọn 42 Chi tiết đƣờng tín hiệu đƣợc diễn tả bảng 4.2 Bộ giải mã Viterbi đƣợc thiết kế với liệu bị trễ khoảng lần chiều dài qui hồi Đồng thời, liệu đến giải mã không liên tục nên liệu ngõ giải mã không liên tục Các liệu đƣợc ghi vào nhớ FIFO Hình 4.11: Bộ giải mã dùng thuật toán Viterbi SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 56 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG Hình 4.12: Dạng sóng tín hiệu điều khiển khối giải mã Viterbi Tên tín hiệu Hƣớng sink_val rr Input Input eras_sym Input source_rdy ber_clear Input Input source_val decbit sink_rdy Output Output Output nomalizations Output numerr Output reset Input state_node_sync Input Mơ tả Tín hiệu vào Tín hiệu cho phép truyền liệu Ngõ vào liệu cần giải mã Ngõ đƣợc sử dụng cho kỹ thuật bỏ bớt (puncturing) Tín hiệu cho phép truyền liệu ngõ Xoá đếm BER Tín hiệu Báo liệu ngõ Ngõ liệu sau giải mã Cho phép truyền liệu ngõ vào Chứa giá trị chuẩn hoá Đây thông tin đƣợc dùng để tránh tƣợng tràn đếm Số bit lỗi Tín hiệu cấu hình Reset giải mã Sử dụng trƣờng hợp đặc biệt dùng để thiết lập điểm bắt đầu liệu vào Bảng 4.2: Ý nghĩa đƣờng tín hiệu giải mã Viterbi 4.4 ÁNH XẠ CHỊM SAO 4.4.1.Bộ ánh xạ chòm Ánh xạ chòm phƣơng pháp chuyển chuỗi liệu có m bit thành điểm a + jb Trong đó, số bit m phụ thuộc vào phép ánh xạ Ví dụ, QPSK có m SVTH: NGUYỄN HỒNG CƠNG MSSV: 060532D Trang 57 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG 2, 16_QAM có m=4 Trong hệ thống này, ánh xạ chòm việc chuyển chuỗi bit phép truyền nhanh Có phƣơng pháp để thiết kế mapper sử dụng cấu trúc Case, dùng bảng tra, nhớ ROM Trong đề tài, khối mapper đƣợc thiết kế bảng tra Có hai bảng tra riêng đƣợc sử dụng để lƣu giá trị trục đồng pha (I) trục vuông pha (Q) Dữ liệu cần thực ánh xạ đặt vào đƣờng địa bảng tra Nội dung bảng tra lƣu trữ giá trị tƣơng ứng với chòm Dữ liệu đƣợc ánh xạ có giá trị từ -1 đến Ngõ DAC 14 bit Vì vậy, đề tài chuẩn hố tín hiệu dạng số có dấu chấm cố định Bảng 4.3 liệu đặt bảng tra cho mã hố QPSK Hình 4.13 trình bày ngun tắc phép QPSK Sơ đồ mạch thực phép điều chế QPSK đƣợc trình bày hình 4.14 Hình 4.13: Phép điều chế QPSK Dữ liệu vào (địa chỉ) Hệ 10 Hệ nhị phân 00 01 10 11 Ngõ (dữ liệu qua điều chế) Trục I Trục Q Giá trị Số dấu chấm Giá trị Số dấu chấm cố (hệ 10) cố định (hệ 10) (hệ 10) định (hệ 10) 0.707 5792 0.707 5792 0.707 5792 -0.707 10592 -0.707 10592 0.707 5792 -0.707 10592 -0.707 10592 Bảng 4.3: Dữ liệu đặt bảng tra cho phép điều chế QPSK SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 58 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG Hình 4.14: Mạch thực phép điều chế QPSK 4.4.2.Bộ giải ánh xạ chòm Ở đầu thu, điểm chòm truyền bị thay đổi tác động kênh truyền Vì vậy, giải ánh xạ chòm phải chọn ngƣỡng để xác định điểm chịm phía thu Ngun tắc của demapper so sánh giá trị nhận đƣợc đƣờng I Q với điểm lân cận chòm Điểm đƣợc chọn ngõ điểm có khoảng cách Euclid gần với tín hiệu nhận đƣợc Khi sử dụng phép QPSK, demapper đƣợc thực đơn giản cách cho giá trị ngõ bit có ý nghĩa lớn (MSB) chuỗi bit nhận đƣợc Đây bit dấu chuỗi liệu Đối với phƣơng pháp 16_QAM, demapper đƣợc thiết kế theo qui luật IF – THEN Hình 4.15 mạch thực demapper Hình 4.15: Khối Demapper SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 59 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG CHƢƠNG KẾT QUẢ CỦA ĐỀ TÀI Hầu hết kết có đƣợc công cụ Signal Tap Đây công cụ phổ biến để kiểm tra khối chức thiết kết Kit Kết sau đƣợc xử lý Kit lƣu RAM Signal Tap cho phép đọc kết RAM máy tính hiển thị máy tính Đồng thời, Signal Tap ln cập nhật hiển thị kết Board đƣợc kết nối với máy tính theo chuẩn JTAG Để tiện việc khảo sát khả hoạt động khối, đề tài khảo sát kết ngẫu nhiên hố, mã hố kênh, q trình xử lý liệu bên phát, trình xử lý liệu bên thu Các liệu ngõ thƣờng có thời gian trễ so với liệu vào Tuy khối cụ thể mà thời gian trễ khác Để tiện việc kiểm tra, liệu ngõ vào đƣợc gắn thêm trễ cho đồng với liệu ngõ 5.1 HỆ THỐNG MÃ HÓA KÊNH Mơ hình mã hóa trình bày hình 5.1 Mơ hình thử nghiệm gồm tạo liệu ngẫu nhiên Dữ liệu qua mã hoá convolutional code với tốc độ mã 1/2 Dữ liệu sau mã hoá cộng nhiễu phƣơng pháp cho qua kênh truyền đảo bit nhị phân Ở đây, xác suất lỗi 1/4 với dạng lỗi ‘01000100’ Sau đó, thực thuật tốn Viterbi để giải mã Hình 5.1: Mơ hình mã hóa kênh SVTH: NGUYỄN HỒNG CƠNG MSSV: 060532D Trang 60 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG Kết chuỗi bit sau giải mã giống với chuỗi bit liệu ban đầu Điều cho thấy mã hoá kênh hoạt động tốt phƣơng pháp mã hố convolutional code có khả sửa sai tốt với lỗi rời rạc Với tốc độ mã 1/2, có bit vào mã sinh bit theo g1 g2 Để tiện việc theo dõi, đề tài trình bày kết dƣới dạng số bit (g2g1), với g1 MSB g2 LSB Số chu kỳ clock cần để giả mã Viterbi lần chiều dài qui hồi Chiều dài mã nên chiều dài qui hồi đƣợc chọn 42 Bộ giải mã có thời gian trễ là: 42x4=168 clock Để tiện việc so sánh kết quả, liệu ngõ vào đƣợc cho qua trễ với thời gian trễ giải mã Chú ý bit truyền xuất lỗi lỗi đƣợc sửa sai hồn tồn thuật tốn Viterbi (a) (b) (c) (d) Hình 5.2: Kết thử nghiệm mã hoá kênh (a) Dữ liệu gốc, (b) Dữ liệu sau mã hoá (c) Dữ liệu cộng nhiễu, (d) Dữ liệu sau giải mã SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 61 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG 5.2 XỬ LÝ DỮ LIỆU Ở ĐẦU PHÁT Để xử lý liệu nhanh mơ hình mã hóa kênh ta thêm điều chế đầu phát giải điều chế phía thu Mơ hình đƣợc trình bày nhƣ hình 5.3 Hình 5.3: Mơ hình mã hóa kênh kết hợp điều chế 5.2.1 Bộ mã hoá kênh Dữ liệu ngẫu nhiên gồm 192 bit nhị phân Tuy nhiên, để đảm bảo khả sửa lỗi mã hố sửa sai có chiều dài mã 7, ta chèn bit ‘0’ phần cuối liệu Hình 5.4 trình bày liệu vào khỏi mã hoá kênh Dữ liệu ngõ mã hố kênh đƣợc trình bày dạng số bit (g2g1) SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 62 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG (a) (b) Hình 5.4: Dữ liệu qua mã hố kênh (a) Dữ liệu truyền, (b) Dữ liệu sau mã hố 5.2.2 Ánh xạ chịm Dữ liệu sau mã hố đƣợc đƣa vào ánh xạ chịm Với phƣơng pháp mã hoá convolutional code 1/2, ngõ mã bit Hai bit tƣơng thích liệu với phép ánh xạ QPSK Hình 5.5 trình bày kết thử nghiệm ánh xạ chòm Dữ liệu ngõ phù hợp với chòm thiết kế Các kết trục đồng pha (I) vuông pha dạng dấu chấm cố định 14 bit (a) (b) SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 63 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG (c) Hình 5.5: Dữ liệu vào sau ánh xạ chòm theo phƣơng pháp QPSK (a) Dữ liệu sau mã hóa, (b) Ngõ trục I, (c) Ngõ trục Q 5.3 XỬ LÝ DỮ LIỆU Ở PHÍA THU 5.3.1 Giải ánh xạ chòm Dữ liệu khỏi tách symbol đƣợc đặt vào giải ánh xạ chòm Ngõ giải ánh xạ chòm liệu nhị phân có bit Hình 5.6 trình bày dạng sóng giải ánh xạ chòm so sánh với liệu phía phát, vị trí lỗi, đếm tổng số lỗi Ở đây, symbol phát vị trí lỗi mã hố kênh sửa lỗi (a) (b) Hình 5.6: Dữ liệu giải ánh xạ chòm phát lỗi nhiễu đƣờng truyền (a) Dữ liệu đầu phát, (b) Dữ liệu đầu thu, SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 64 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG 5.3.2 Giải mã liệu Với lỗi xuất rời rạc nhƣ hình 5.6 giải mã Viterbi sửa sai hồn tồn Hình 5.7 trình bày ngõ sửa sai, so sánh với liệu vào, số bit lỗi Nhƣ vậy, chuỗi liệu đầu thu đƣợc sửa lỗi hoàn toàn (a) (b) (c) (d) Hình 5.7: Thử nghiệm mã hoá (a) Dữ liệu truyền, (b) Dữ liệu thu (c) Vị trí có lỗi, (d) Tổng số bit lỗi SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 65 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG Qua thử nghiệm mơ hình cho kết khả quan Kết thu đƣợc cho thấy mã hóa giải mã Viterbi hoạt động tốt Đối với kênh truyền xuất lỗi chùm, giải mã Viterbi sửa đƣợc hồn tồn mà đầu thu có lỗi Qua kết cho thấy lỗi rời rạc giải mã Viterbi sửa lỗi xác.Cịn lỗi chùm, lỗi liên tục giải mã Viterbi không sửa lỗi đƣợc SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 66 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG CHƢƠNG TỔNG KẾT VÀ HƢỚNG PHÁT TRIỂN CỦA ĐỀ TÀI Qua đề tài giúp ta hiểu rõ thuật toán Viterbi với việc giải mã mã chập Viterbi đƣợc xem thuật toán tốt để giải mã chập Trong đề tài giải mã sử dụng có chiều dài giới hạn 7, tốc độ mã 1/2, tiêu chuẩn mà đƣợc ứng dụng rộng rãi nhiều lĩnh vực Trong đề tài này, khối đƣợc thiết kế DSP Builder Quartus II Việc sử dụng DSP Builder giúp ngƣời dùng thiết kế nhanh chóng ứng dụng tín hiệu số, cho phép tận dụng khối chức logic, số học… Ngồi DSP Builder cịn cung cấp công cụ chuyển đổi thiết kế thành ngôn ngữ VHDL giúp biên dịch tổng hợp cấu hình phần cứng nhƣ xây dựng khối từ ngôn ngữ VHDL, Verilog Việc thử nghiệm đề tài có đƣợc công cụ Signal Tap Kết cho thấy hệ thống hoạt động tốt Qua cho ta thấy thuật tốn Viterbi phƣơng pháp sửa lỗi tốt Các thử nghiệm phần cứng đƣợc dùng để thí nghiệm viễn thơng Ngồi ra, đề tài đƣợc tiếp tục nghiên cứu hoàn thiện để ứng dụng hệ thống truyền thông tƣơng lai Tuy nhiên giải mã Viterbi sửa đƣợc lỗi chùm tƣơng lai kết hợp với mã Reed- Solomon để sửa đƣợc nhiều lỗi Với phát triển không ngừng khoa học công nghệ viễn thông, việc tìm hiểu cơng nghệ địi hỏi Mã Turbo mã phức tạp tiên tiến so với mã chập Thiết kế giải mã Viterbi thuật toán mã Turbo hƣớng phát triển đề tài SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 67 THIẾT KẾ BỘ GIẢI MÃ VITERBI TRÊN PHẦN CỨNG TÀI LIỆU THAM KHẢO [1] [2] [3] [4] [5] [6] [7] [8] Vasily P Pribylov, Alexander I Plyasunov, A Convolutional Code Decoder Design Using Viterbi Algorithm with Register Exchange History Unit, Sibcon, IEEE, 2005 Todd K.Moon, Error Correction Coding Mathematical Methods and Algorithms, A John Wiley & sons, INC Publication, 2005 I Bogdan, M Munteanu, P A Ivey, N L Seed, N Powell, Power ReductionTechniques for a Viterbi Decoder Implementation, Electronic Systems Group,University of Sheffield, Mappin Street, Sheffield S1 3EA, UK, 2005 Pushpinder Kaur, Master thesis Implementation Of Low Power Viterbi Decoder On FPGA, Thapar Institute Of Engineering & Technology, 2006 YOU Yu-xin, WANG Jin-xiang, LAI Feng-chang and YE Yi-zheng , VLSI Design and Implementation of High Speed Viterbi Decoder, IEEE pp 64- 66, 2002 Wei Chen, RTL implementation of Viterbi decoder, 2-2006 Altera corporation, Quartus II Introduction Using VHDL Design,2005 Altera corporation, DSP Builder User Guide, 2003 SVTH: NGUYỄN HỒNG CÔNG MSSV: 060532D Trang 68