EMC trong thiết kế hệ thống số

ĐẠI HỌC BÁCH KHOA HÀ NỘI TRƯỜNG ĐIỆN – ĐIỆN TỬ BÁO CÁO TƯƠNG THÍCH ĐIỆN TỪ Đề tài EMC trong thiết kế hệ thống số GVHD TS Nguyễn Việt Sơn Sinh viên Hà Nội, 72022 1 MỤC LỤC DANH MỤC HÌNH ẢNH 2 MỞ ĐẦU 2.aaaaaaaaaaaaaaaaaaaaaaaaaaaaa

ĐẠI HỌC BÁCH KHOA HÀ NỘI TRƯỜNG ĐIỆN – ĐIỆN TỬ  BÁO CÁO TƯƠNG THÍCH ĐIỆN TỪ Đề tài: EMC thiết kế hệ thống số GVHD: TS Nguyễn Việt Sơn Sinh viên: Hà Nội, 7/2022 MỤC LỤC DANH MỤC HÌNH ẢNH MỞ ĐẦU Trong kỹ thuật thiết kế mạch điện tử, vấn đề tương thích điện từ đặc biệt trọng nhằm đảm bảo cho phần tử mạch hoạt động đúng, hạn chế giao thoa gây suy giảm, sai lệch tín hiệu Đặc biệt mạch điện tử số nơi phát sinh nhiễu điện từ lớn Tín hiệu lan truyền chủ yếu mạch chân vi mạch song vuông tần số cao, theo phép biến đổi Fourier, tín hiệu tổ hợp nhiều thành phần tần số khác sau phân bố khắp nơi hệ thống, nên khả gây nhiễu điện từ lớn Nội dung tiểu luận tập trung nghiên cứu hoạt động mạch điện tử số, đặc biệt vi mạch tích hợp, nhằm đưa giải pháp thiết kế để hạn chế phần tử mạch phát xạ điện từ, miễn nhiễm điện từ phần tử với nhau, qua đảm bảo tính tương thích điện từ cho hệ thống CHƯƠNG TỔNG QUAN ĐẶC TÍNH CỦA VI MẠCH SỐ Chương trình bày tổng quan đặc tính xung vng giản đồ xung hoạt động vi mạch số Các nguồn phát sinh sóng RF gây giao thoa điện từ Ảnh hưởng tần số xung nhịp hoạt động kỹ thuật đóng gói vi mạch với phát sinh nhiễu điện từ 1.1 Đặc tính tín hiệu xung Khi chọn linh kiện điện tử số cho ứng dụng, người thiết kế thường quan tâm vào ứng dụng tốc độ linh kiện, sở lựa chọn thời gian trễ lan truyền nội cổng logic thông qua tài liệu kỹ thuật nhà sản xuất, mà quan tâm đến thời gian cạnh lên xuống tín hiệu xung Khi tốc độ hoạt động vi mạch tăng (tín hiệu lan truyền nhanh hơn) làm tăng dòng điện ghép (kiểu DM: kiểu so lệch) gây nhiễu xuyên tín hiệu Tốc độ hoạt động có quan hệ nghịch với giao thoa điện từ (EMI), họ logic có thời gian chuyển mạch ngắn (tần số xung nhịp cao) thường sinh EMI lớn Vì họ logic có tốc độ chậm chọn để thỏa mãn yêu cầu EMI Hình 1.1 mô tả giản đồ xung với mối quan hệ thời gian sườn xung thời gian lan truyền tín hiệu đường truyền Hình 1: Tốc độ chuyển mạch so với thời gian trễ lan truyền Qua cho thấy tốc độ hoạt động quan trọng thời gian chuyển mạch (cạnh lên xuống) đủ nhanh, nghĩa thay đổi trạng thái tín hiệu xảy với thời gian nhỏ thời gian cho phép trì đường mạch in (hoặc đường dây) Và thời gian chuyển mạch điểm quan trọng so với tần số xung nhịp việc xem xét vấn đề tương thích điện từ Các họ logic khác (CMOS, TTL, ECL, …) mang đặc điểm khác cơng suất vào, kiểu đóng gói, mức điện áp, thời gian chuyển mạch Đặc điểm quan trọng linh kiện logic giản đồ xung nội cổng Bên cạnh đó, thơng số đặc biệt quan trọng mà thường không rõ nhà sản xuất, cơng suất “đỉnh” làm tăng xâm nhập dòng vào chân nguồn vi mạch Nguyên nhân gây tăng dòng điện ghép, nhiệt linh kiện, thay đổi tải… Các dòng với nhiều mức khác ảnh hưởng đến dịng tín hiệu đường truyền Như vậy, để đảm bảo tín hiệu đường truyền, giảm nhiễu giao thoa điện từ EMI, họ logic có tốc độ chậm lựa chọn (ví dụ họ logic TTL: dịng 74LS), quan tâm đến việc thực mạch in vấn đề ảnh hưởng công suất đỉnh Tuy nhiên, sản phẩm công nghệ cao, tốc độ cao ngày có thời gian chuyển trạng thái vào khoảng 1.5 -5 ns, ví dụ 74ACT, 74F 74HCT Và vi mạch thỏa mãn phát xạ điện từ nhỏ lựa chọn ứng dụng Một điều ý việc lựa chọn họ logic phù hợp, khơng sử dụng linh kiện có tốc độ cao so với yêu cầu thực Nếu yêu cầu họ logic có tốc độ cao, người thiết kế phải ý đến việc ghép nối linh kiện, thực mạch in xử lý tín hiệu xung nhịp Tốc độ chuyển mạch tăng làm tăng dòng điện ghép, nhiễu xuyên, phản hồi tín hiệu Tuy nhiên vấn đề độc lập với thời gian lan truyền tín hiệu, linh kiện có tốc độ chuyển mạch cao so với thời gian lan truyền tín hiệu (thời gian tồn xung đường truyền) Các nhà sản xuất khác có linh kiện với tốc độ chuyển mạch khác Mỗi sản phẩm đời có thông số thời gian chuyển mạch (lớn trung bình) tín hiệu xung nhịp chân ngoại vi I/O đặc tính EMI họ logic khác mô tả bảng 1.1 Bảng 1.1 Thông số họ logic Viêc lựa chọn họ logic có tốc độ thấp rõ mối quan hệ miền thời gian miền tần số Phân tích Fourier tín hiệu sườn từ miền thời gian thu băng thông phổ lượng RF cao với họ logic có tốc độ cao Ngồi cịn có đặc tính lựa chọn họ logic khác bảng 1.2 Ở quan tâm đến trở kháng đầu chân ngoại vi, R o, thành phần giới hạn dòng đầu Điều định khả cấp dòng tối đa cho tải, tương đương với cộng hưởng tần số cụ thể Thâm chí đầu ngắn mạch (tại thời điểm chuyển đổi trạng thái) khơng thể sinh dịng điện lớn V/R o Bảng 1.2 Lựa chọn đặc tính họ logic 1.2 Nguồn cung cấp Nguồn cấp điện chuyển tải dòng điện vào chân nguồn linh kiện logic thành phần sinh nhiễu bảng mạch, đường nguồn đất (điện áp tham chiếu 0V) Sự chuyển tải dịng điện nguồn sinh dịng so lệch, phát sinh lượng vơ tuyến RF Ví dụ bảng 1.1 thời gian chuyển mạch, với linh kiện có tốc độ chuyển mạch cao, làm phát sinh nhiễu điện từ lớn Giao thoa điện từ EMI tăng tỷ lệ thuận với tần số xung nhịp (tỷ lệ với f với EMI dẫn, nhiễu xuyên tỷ lệ với f2 với phát xạ điện từ) Nguồn cung cấp chuyển tải dòng điện lớn q trình chuyển mạch Dịng khơng có quan hệ với dòng điện tạo mức “1” “0” đầu cồng logic Trong linh kiện công nghệ TTL CMOS, tăng dòng sinh xếp chồng dòng dẫn transistor điều khiển đầu Trong thời gian xảy chuyển mạch mức cao “1” mức thấp “0”, hai transistor chế độ dẫn bão hịa, có dòng điện ngắn mạch chuyển dịch nguồn đất Dịng điện lớn đánh thủng transistor Vì cần thiết phải có điện trở hạn dòng để bảo vệ ngắn mạch chống phá hủy transistor Để hạn chế dòng ngắn mạch đầu ra, nhà sản xuất bổ sung diode Schottky để tránh transistor đầu rơi vào vùng bão hòa Một kỹ thuật khác thay đổi tốc độ chuyển mạch đầu việc thay transistor lớn transistor nhỏ Điện áp RF điện dung ký sinh tồn suốt thời gian chuyển đổi mức cao thấp Dòng điện cần để chuyển đổi trạng thái logic từ thấp lên cao từ cao xuống thấp lớn nhiều so với dòng tĩnh Dòng tải tính theo cơng thức: Với C điện dung tổng tải kết hợp với điện dung đường mạch với đất Với bảng mạch in lớp, C 0.1 đến 0.3 pF/cm Với bảng mạch nhiều lớp, C 0.3 đến 2pF/cm, điện dung đầu vào bảng 1.2 Ví dụ, điện áp nguồn cung cấp 3.5V, thời gian chuyển mạch 2ns, với chiều dài đường mạch cm bảng mạch lớp, với cổng đầu ra, dòng điện cung cấp tải là: Một vấn đề quan tâm khác đến việc phát xạ điện từ EMI khác linh kiện tích cực nhà sản xuất khác Mặt dù linh kiện số với hình dạng, kích thước, chức tương tự nhau, khác đặc tính thiết kế Khơng phải tất nhà sản xuất thiết kế theo cách, linh kiện thiết kế khác giả định chức khả tương thích điện từ, đặc biệt mơ hình sử dụng cho mục đích mơ 1.3 Sự truyền xung nhịp Với sản phẩm cơng nghệ ngày cao yêu cầu tốc độ xung nhịp ngày tăng Độ lệch xung tính thời gian chênh lệch chuyển đổi tín hiệu xung từ đầu vào đến đầu ra, yếu tố quan trọng để giới hạn tốc độ xung nhịp Việc giảm độ lệch xung hệ thống cải thiện hiệu suất hoạt động mà ko cần phải dựa vào tốc độ xung nhịp cổng logic, ví dụ vi mạch ECL GaAs Độ trễ lan truyền ngoại vi không tỷ lệ với tần số làm việc Khi chu kỳ xung nhịp giảm có thời gian để thực chức cụ thể với nhiều cổng logic kích khởi Đây thường nhiệm vụ khó khăn Lựa chọn khả thi sử dụng nguồn xung nhịp đặc biệt để hạn chế nguồn xung không chắn Hình 1.2 biểu diễn lệch xung tín hiệu vào Hình 2: Độ lệch xung 1.4 Đóng gói vi mạch số Vấn đề quan tâm đưa việc đặt vị trí linh kiện bảng mạch với đường mạch in kết nối chúng, cấu trúc bus, tụ ghép Một thông số mà thường ko quan tâm nhà thiết kế mạch cách linh kiện số đóng gói (lớp đế bảo vệ silic, nhựa gốm) Các kỹ sư thiết kế thường mặc định thiết bị lựa chọn theo chức giá thành Trong thực tế, kỹ thuật đóng gói vi mạch ảnh hưởng lớn đến việc gây nhiều hay dòng RF Cảm kháng ứng với đầu ngoại vi phần tử thường tạo vấn đề, quan tâm cảm kháng độ dài đường dây Cảm kháng cho phép hoạt động bất thường xảy Vấn đề quan tâm vùng nối đất việc phát sinh vòng lặp Các đường nối đất đưa đến ổn định, vịng lặp gây phát xạ sóng RF dựa kích thước vật lý tồn nguồn tải, minh họa hình 1.3 10 2.2 Các phương pháp chống nhiễu 2.2.1 Sử dụng linh kiện phụ trợ - Chọn IC dán QFP thay IC DIP: Việc sử dụng linh kiện chân cắm nguyên nhân nhạy nhiễu cho hệ thống Các chân cắm linh kiện đóng vai trị anten thu nhận nhiễu Hình 9: Chọn IC dán QFP thay IC nối DIP - Chọn IC tích hợp single-chip thay chọn IC ngoại vi mở rộng khác: dây tín hiệu nối hai linh kiện thành phần gây nhiễu khơng nhỏ thi cơng Hình 10: Chọn IC tích hợp single-chip - Chọn nguồn cung cấp có giá trị nhỏ IC chạy được: cơng suất nhiễn tỉ lệ với bình phương biên độ điện áp :P=VI=V 2Z Bởi thay dùng nguồn 5V dùng nguồn 3.3V giảm lượng nhiễu đáng kể( thông thường việc làm giảm 57% nhiễu) Các hệ thống 5V thay dần 3.3V, ứng dụng DSP, người ta sử dụng VCC 2.8V 1.6V Hình 11: Chọn nguồn cung cấp giá trị nhỏ - Tụ điện Decoupling: Khi IC hoạt động, chúng chuyển đổi dòng điện tần số cao, dẫn đến nhiễu chuyển mạch trace/nhánh nguồn kết nối với IC Nhiễu không kiểm soát, dẫn đến phát xạ xạ 14 EMI Các phương pháp để giảm nhiễu đường nguồn đặt tụ điện decoupling gần chân nguồn IC Và nối đất trực tiếp tụ điện với plane đất Việc sử dụng plane nguồn thay trace nguồn làm giảm nhiễu cho nguồn Hình 12: Bố trí tụ Decoupling gần chân nguồn IC - Lọc nhiễu lọc LC: cuộn Ferrite bead có chức chặn cao tần tụ có chức làm mượt tín hiệu Tuy nhiên cần ý không đặt ferrite bead đường tín hiệu có tần số cao đường clock cuộn ferrite gây tín hiệu đường truyền Thông thường người ta đặt ferrite bead đường nguồn thiết bị Hình 13: Bộ lọc LC 2.2.2 Chống nhiễu quy trình thiết kế PCB - - Định nghĩa chức cho khối linh kiện: Các linh kiện phải phân thành lớp như: Analog sensor, digital low speed, digital high speed, power elements xếp chúng thành nhóm Tất linh kiện nhóm phải đặt gần đường mạch in phải tối ưu hóa độ dài Khoảng cách linh kiện phù hợp để tích hợp tụ bypass Các đường tín hiệu tốc độ cao nên đặt trung tâm mạch in, tránh xa góc mạch in 15 - Đặt cổng mở rộng I/O cách xa thạch anh khu vực hoạt động tần số cao Đặt đường mạch GND VCC đối xứng qua bên PCB để giảm nhiễu điện từ trường phát sinh Hình 14: Thiết kế đường mạch GND VCC - Thay giao tiếp song song thành giao tiếp nối tiếp: Hình 15: Giao tiếp MCU - Thực đường via đảm bảo đường hợp lý cho tín hiệu 16 Hình 16: Thiết kế lỗ via - Một vịng mạch kín tạo nên từ trường H, vòng mạch kín lớn từ trường H cao Hình 17: Nhiễu phát xạ vịng dây kín Biện pháp bố trí IC đồng hướng với nhau, IC nên đặt tụ lọc đó, vecto từ trường H ngược hướng (cùng phương khác chiều) bị triệt tiêu lẫn khơng cịn gây nhiễu 17 Hình 18: Bố trí hai IC triệt tiêu nhiễu phát xạ - Để cho thành phần linh kiện mạch khơng gây nhiễu cho nhau, cần thiết phải có cách ly phù hợp Ví dụ khối nguồn gây nhiễu cao, khối analog, digital cần có bảo vệ Vì cần phải bố trí linh kiện theo khối Hình 19: Cấu trúc bảng mạch phân chia theo nhóm chức 18 - Các khối phải cách ly mặt “điện” Giải pháp “Point Ground” lựa chọn phù hợp Các vùng MASS khối tiếp xúc với qua điểm kết nối nhất, nhiễu tồn khối khó mà lan truyền dễ dàng sang khối khác Hình 20: Point Gound 19 CHƯƠNG THIẾT KẾ MẠCH SỐ MIỄN NHIỄM ĐIỆN TỪ Chương trình bày đường giao thoa điện từ mạch số Kỹ thuật ghép nối phần tử với nhau, đảm bảo tương thích tồn vẹn tín hiệu Ngồi cịn có số kỹ thuật phần mềm để tối ưu phần cứng, hạn chế nhiễu điện từ Các vi xử lý máy tính thu nhỏ, mạch số xây dựng từ vi mạch dễ bị ảnh hưởng thay đổi nhanh tín hiệu, dễ gây tính tốn sai lệch Vì u cầu phải có thành phần hạn chế ảnh hưởng điện từ từ phần tử bên lên vi mạch số 3.1 Các đường giao thoa điện từ Hầu hết can thiệp điện từ mạch số tham chiếu điện đất, cho dù kiểu đồng RF độ tín hiệu, gây ảnh hưởng đến nút nhạy nhiễu Điều xảy có trở kháng cao chuyển từ kiểu đồng sang kiểu sai phân việc bố trí đường mạch in Giao thoa kiểu sai phân không lan truyền từ bên vào mạch theo giao diện ngoại vi Vì vậy, cần tập trung vào việc bố trí đường mạch in để giảm thiểu việc chuyển đổi từ kiểu đồng sang kiểu sai phân, sử dụng đường nối đất thích hợp; thứ hai thực thiết kế khí để tránh dịng giao thoa với đường nối đất từ mạch logic Đặt lọc ngoại vi cách ly để đảm bảo dịng dẫn an tồn giao thoa tín hiệu Một mạch số điển hình thường bao gồm khối mạch: nguồn cấp điện, giao tiếp điều khiển, bảng mạch xử lý, kết nối bên bên ngồi hoạt động tần số cao trường hợp độ bố trí hình vẽ 3.1 Hình 21: Cấu trúc mạch tần số cao: độ 20 Tại đường mạch tham chiếu đất 0V xuất mạng lớn điện cảm kết hợp với điện dung đường dây Nếu có 0V bao phủ cảm kháng đường dây thấp, nhiên tổng dung kháng cao Một dòng độ kiểu đồng xuất nguồn cung cấp qua đường nối đất 0V, tạo thay đổi đột ngột qua hay tất đường mạch hình 3.1: - Đi qua cuộn sơ cấp thứ cấp nguồn đến đất 0V qua thành phần mạch đất Giống trên, đến ngoại vi Đi trực tiếp xuống đất, sau vượt qua điện dung ghép đến ngoại vi Ngồi ra, phóng điện xảy tiếp xúc thiết bị Các trường hợp xảy mô tả hình 3.2 kết nối điều khiển (bàn phím), cáp nối bên ngồi đầu kim loại xâm nhập Sự phóng điện cho đối tượng dẫn điện gần sinh dịng điện độ cao dẫn vào thiết bị đường dẫn ghép trở kháng chung Hình 22: Cấu trúc mạch tần số cao: phóng điện Như kỹ thuật nhằm hạn chế độ phóng điện tương tự với việc hạn chế phát xạ RF, thành phần sử dụng giống cho mục đích Yêu cầu đặt có thành phần hấp thụ chuyển tiếp dịng q độ dịng sinh phóng điện trực tiếp xuống đất hình 3.3 21 Hình 23: Bảo vệ dịng q độ dịng phóng điện Để hạn chế ảnh hưởng phóng điện phải có bề mặt cách cách ly, nghĩa che chắn xung quanh mạch số hợp chất cách điện Trong kỹ thuật thiết kế đường mạch, để hạn chế dòng độ, cần đảm bảo khoảng cách đường mạch in 2mm khoảng 6mm với bề mặt bên Ngoài cần thực kỹ thuật: - Đặt giao diện ngoại vi gần với Lọc tất tín hiệu giao tiếp ngoại vi Cách ly giao tiếp nhạy điện ghép nối ferrit, quang… Sử dụng cáp nối đất với giao diện phát xạ Bọc chắn cách ly với điểm xạ điện từ bên ngồi Ví dụ cách ly đường mạch in với bàn phím hình 3.4 Hình 24: Cách ly đất với bàn phím 22 3.2 Bộ định thời Watchdog Sử dụng định thời WD để khắc phục kiểm soát chương trình, đảm bảo độ tin cậy sản phẩm, hạn chế điểm vượt ngưỡng biên độ gây lặp chương trình mạch lập trình cứng Kỹ thuật thiết kế mạch hạn chế tối đa biên độ tín hiệu gây nhiễn kiểm sốt thành phần ảnh hưởng làm sai lệch hoạt động mạch vi xử lý Tuy nhiên, trùng hợp ngẫu nhiên tín hiệu có biên độ cao số thời điểm gây sai lệch tín hiệu việc chuyển tiếp tín hiệu Một giải pháp an toàn để đảm bảo tin cậy vi xử lý dựa việc chấp nhận chương trình phần mềm thường xuyên bị gây lỗi, cung cấp công cụ tự động khơi phục lại hoạt động chương trình, định thời Watchdog Ngun tắc hoạt động dựa việc chương trình điều khiển rơi vào vịng lặp vơ tận vơ nghĩa vi mạch bị gây nhiễu giao thoa điện từ Lúc định thời khơng kích hoạt theo chu kỳ cài đặt, yêu cầu vi xử lý thực thao tác cụ thể, đơn giản chương trình phục vụ, để thiết lập lại địa chương trình Hoạt động mơ tả sơ đồ hình 3.5 giản đồ xung kích hoạt định thời mơ tải hình 3.6 Hình 25: Hoạt động bố định thời Watchdog 23 Hình 26: Giản đồ xung hoạt động định thời Watchdog 3.3 Kỹ thuật phần mềm hỗ trợ phần cứng Một số kỹ thuật hạn chế can thiệp cịn thực phần mềm nhằm xác định liệu sửa lỗi hiệu Việc sử dụng phần mềm linh hoạt làm giảm đơn giản phần cứng, góp phần làm giảm ảnh hưởng điện tử phần tử mạch số Một số kỹ thuật phần mềm nhằm nâng cao khả miễn nhiễm điện từ là: - Kiểm tra kiểu phạm vi tất liệu đầu vào Lấy liệu đầu vào nhiều lần để xác nhận độ tin cậy tín hiệu Kết hợp kiểm tra tính chẵn lẻ tính tổng kỹ thuật truyền số liệu Bảo vệ khối liệu nhớ ổn định với thuật tốn có khả dị tìm hiệu chỉnh lỗi Dựa vào mức thay vào tín hiệu ngắt cạnh Định kỳ tái tạo giao diện lập trình chip Khi có lỗi xảy ra, thường khó để xác định lỗi thật Kết nối với thử nghiệm mạch hoạt động khơng khuyến khích gây ảnh hưởng đến khớp nối Thông thường dùng khả suy luận để chuẩn đốn tình trạng hệ thống không can thiệp vào giao I/O đường bus Nếu có số chân I/O dành riêng cho việc kiểm tra dễ dàng Hoặc lựa chọn việc sử dụng nhớ không bay để lưu trữ chuẩn đốn, nhằm phục hồi lại chương trình sau bị tác động sai lệch Việc bảo vệ nhớ không sử dụng mơ tả hình 3.7 cách sử dụng lệnh NOP 24 Hình 27: Bảo vệ bố nhớ rỗi với lệnh NOPs 25 KẾT LUẬN Báo cáo trình bày đặc điểm liên quan đến mạch điện tử số, đặc biệt đặc tính xung vi mạch, nơi xử lý trung tâm chịu ảnh hưởng lớn nguồn nhiễu điện từ Trong tiểu luận trình bày kiểu ghép phần tử mạch số sở chiều dòng điện sinh đường mạch thiết kế tương ứng đảm bảo tương thích điện từ Các nguồn giao thoa điện từ chủ yếu liên quan tới mạch điện tử số gồm phát xạ điện từ hấp thụ điện từ Các kỹ thuật nhằm hạn chế phát xạ điện từ kiểu ghép trình bày gồm kỹ thuật cách ly mạch số ghép nối tản nhiệt đất Các kỹ thuật thiết kế miễn nhiễm điện từ gồm kỹ thuật hạn chế đường giao thoa điện từ có sử dụng bọc chắn cho mạch điện tử số, sử dụng định thời Watchdog điều chỉnh phần mềm hỗ trợ chức phần cứng Các kỹ thuật nghiên cứu để đảm bảo tính tương thích điện từ mạch điện tử số 26 TÀI LIỆU THAM KHẢO [1] M I Montrose, EMC and the printed circuit board, 1997 [2] H W OTT, Eectromagnetic Compatibility Engineering, Hoboken, New Jersey: John Wiley & Sons, Inc., 2009 [3] T Williams, EMC for product designers, 2007 27 ... xuất khác Mặt dù linh kiện số với hình dạng, kích thước, chức tương tự nhau, khác đặc tính thiết kế Không phải tất nhà sản xuất thiết kế theo cách, linh kiện thiết kế khác giả định chức khả tương... đợi thiết kế mạch xong bắt đầu kiểm tra nhiễu muốn cải tạo phải thay đổi lại toàn thiết kế làm tốn thời gian thiết kế, làm mạch chi phí đặt mạch Nhiễu khơng thể mơ trước mang tính ngẫu nhiên thiết. .. xung 1 .4 Đóng gói vi mạch số Vấn đề quan tâm đưa việc đặt vị trí linh kiện bảng mạch với đường mạch in kết nối chúng, cấu trúc bus, tụ ghép Một thông số mà thường ko quan tâm nhà thiết kế mạch