thiet ke vi mach voi hdl pham quoc cuong

thiết kế vi mạch với hdl,phạm quốc cường,dhbkhcm TP HCM, 12014 ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH oOo BÀI BÁO CÁO Bài tập lớn môn Thiết.

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH oOo - BÀI BÁO CÁO Bài tập lớn môn Thiết kế vi mạch với HDL (Đề tài 8) Sinh viên thực hiện: 51003958 Ngơ Nguyễn Hồng Viên 51002641 Hồng Nguyễn Anh Quốc TP.HCM, 1/2014 CuuDuongThanCong.com https://fb.com/tailieudientucntt Mục lục Giới thiệu Đề tài Bộ nhớ TCAM Board thực hành DE2 Thiết kế Mơ hình Controller Datapath Sơ đồ ASMD Code VERILOG DEMO 12 Thao tác board 12 Testcase 13 Tài liệu tham khảo 14 Page CuuDuongThanCong.com https://fb.com/tailieudientucntt Giới thiệu 1.1 Đề tài:  Tên đề tài: Hiện thực mạch so trùng chuỗi TCAM dùng để so sánh gói tin mạng gồm trường {Source IP, Destination IP}, cấu hình nối tiếp  Mục đích đề tài: o Nắm vững kỹ thiết kế vi mạch ngôn ngữ Verilog o Hiểu rõ kiến trúc nhớ TCAM ứng dụng o Sử dụng thành thạo board thí nghiệm DE2 1.2 Bộ nhớ TCAM: (Ternary Content Addressable Memory) TCAM loại nhớ đặc biệt cho phép lưu trữ trạng thái: 0, X (don’t care) Đồng thời loại nhớ truy xuất ngẫu nhiên tôc độ cao Bộ nhớ TCAM sử dụng router hiệu suất cao Page CuuDuongThanCong.com https://fb.com/tailieudientucntt 1.3 Board thực hành DE2: Để thực đề tài trên, nhóm sử dụng:       16 switch gồm SW_0 - > SW_15 làm cổng nhập IP KEY_0 làm shift_button KEY_ làm start_button KEY_3 làm reset_button LEDG_6 làm ngõ “Match” (báo có trùng IP) LEDG_0 -> LEDG_3 làm ngõ “Address” (hiển thị địa trùng IP có trùng IP) Page CuuDuongThanCong.com https://fb.com/tailieudientucntt Thiết kế: 2.1 Mơ hình Controller + Datapath Page CuuDuongThanCong.com https://fb.com/tailieudientucntt 2.2 Sơ đồ ASMD 0 Page CuuDuongThanCong.com https://fb.com/tailieudientucntt 2.3 Code VERILOG module TCAM_Compare (Address, match, Ip_half_input, next_button, start_button, reset_button, clk_50MHz); output [3:0] Address; output match input [15:0] Ip_haft_input; input next_button, start_button, reset_button; input clk_50Mhz; wire [63:0] Data_read, Data_write; wire match, mostmtach; wire Select; Controller_Unit M1 (Data_read, Select, Address, Data_write, clk, start_button, reset, match, mostmatch); Datapath_Unit M2 (Data_write, match, mostmatch, Data_read, Ip_half_input, next_button, Select, clk); endmodule module Controller_Unit (Data_read, Select, Address, Data_write, clk, start_button, reset, match, mostmatch); output [63:0] Data_read; output Select; output [3:0] Address; input [63:0] Data_write; input clk, start_button, reset_button, match, mostmatch; Clock_Div C1 (clk, clk_1kHz); Control_Signal C2 (Address, pointer, pointer_lt, Done, Select, state, match, clk); State_tranmit C3 (state, start_button, reset_button, clk, Done, pointer_lt, max_pointer_lt); Memory_Reg C4 (Data_read, Data_write, address, clk_1kHz, write); endmodule module Clock_Div (clk_out, clk_in); output clk_out; input clk_in; reg [15:0] count; always @ (posedge clk_in) count