Thiết kế ic đồng hồ số

TR NG Đ I H C BÁCH KHOA HÀ N I VI N ĐI N T - VI N THÔNG THI T K IC Đ NG H S SPEC Sunday, February 17, 2013 THÔNG TIN Đ TÀI Tên đ tài: Thi t k IC đ ng h s Nội dung đ tài Thi t k IC đ ng h s Ngày bắt đ u 16/02/2013 Ngư i hư ng dẫn đ tài TS Nguy n Vũ Thắng Nhóm tác gi Nhóm Địa email tranthithanhhuyenbk@gmail.com Ngày k t thúc Kỹ s Nguy n Nam Phong Thông tinThông tin báo cáo tài li u Tiêu đề tài li u Spec chi ti t v thi t k IC đồng hồ số Ngày báo cáo 12/03/2013 Ngày n p 12/03/2013 16/04/2013 Mục lục Tổng quan đề tài 1.1 Mục tiêu 14 1.2 Nền tảng 14 1.3 Yêu cầu h th ng 14 Yêu cầu chức 14 Yêu cầu phi chức 14 Mô tả m ch đ ng h s 14 Thực hi n l u đ thuật toán IC đ ng h s 16 Sơ đ kh i thi t k 19 4.1 Top module 20 4.2 Datapath Module 21 4.3 Controller Module 23 4.4 Kh i chuy n đổi thập phân thành BCD 25 4.5 Hi n th BCD Led 28 DANH M C HÌNH NH Figure Phân lo i ASIC dựa vào ph ơng pháp thi t k Figure Sơ đ thi t k ASIC Figure Sequence of steps in designing an ASIC (design flow) 11 Figure Sơ đ kh i IC đ ng h s 14 Figure L u đ thuật toán 16 Figure Ki n trúc m ch đ ng h s 19 Figure Sơ đ kh i tổng quát Top module 20 Figure Sơ đ kh i tổng quát Datapath module 21 Figure Sơ đ kh i Datapath 22 Figure 10 Sơ đ kh i tổng quát Controller module 23 Figure 11 Sơ đ kh i kh i Controller 24 Figure 12 FSM datapath module 25 Figure 13 Sơ đ kh i tổng quát Conver_dec_to_BCD 25 Figure 14 Sơ đ kh i Cover_dec_to_BCD 26 Figure 15 Sơ đ kh i tổng quát Led_7_segs 28 Figure 16 Sơ đ kh i Led-7-segs 29 Figure 17 T o project m i leda 30 Figure 18 Đặt tên cho project 30 Figure 19 Ch n ngôn ngữ miêu tả phần cứng phiên 31 Figure 20 Thêm file vào project 31 Figure 21 T o xong project 32 Figure 22 Cấu hình chân reset enable 32 Figure 23 Check l i 33 Figure 24 Kh i đ ng vcs 34 Figure 25 Start gui VCS 34 Figure 26 K t mô ph ng 35 Figure 27 K t mô ph ng Error! Bookmark not defined Figure 28 K t mô ph ng Error! Bookmark not defined Figure 29 Kh i đ ng DC 36 Figure 30 Màn hình kh i đ ng Design Compiler 36 Figure 31 Cài đặt th vi n 37 Figure 32 Đ c file thi t k 38 Figure 33 Analyze 38 Figure 34 Elaborate 39 Figure 35 Check Design 39 Figure 36 Ch n tín hi u clock đ set Constraints 40 Figure 37 Xét constraints cho input 41 Figure 38 Xét constraints cho output 41 Figure 39 Xét điều ki n ho t đ ng 42 Figure 40 Wire Load 42 Figure 41 Xét kích th c t i đa 43 Figure 42 Compile 44 Figure 43 Compile ultra 44 Figure 44 Xuất Report Timing Path 46 Figure 45 Xuất Report Constraints 46 Figure 46 Xuất Report Power 47 Figure 47 Xuất Report resource 47 Figure 48 Report Timing 48 Figure 49 Report Timing 48 Figure 50 T o file netlish dùng cho formality 49 Figure 51 T o file *.ddc 49 Figure 52 K t mô ph ng VCS sau DC 53 Figure 53 Kh i đ ng formality 54 Figure 54 Load file *.svf 54 Figure 55 Load file tr c tổng hợp 55 Figure 56 Set top 55 Figure 57 Load file sau tổng hợp 56 Figure 58 Ch n th vi n tổng hợp 56 Figure 59 Set top cho file v sau tổng hợp 57 Figure 60 Run Matching 57 Figure 61 Verify 58 Figure 62 Kh i đ ng PrimeTime 59 Figure 63 Report Coverage 60 Figure 64 Thi t lập constraint 62 Figure 65 Export Report Timing maxdelay 63 Figure 66 Report Timing maxdelay 63 Figure 67 Export Report Timing mindelay 64 Figure 68 Export Report Timing mindelay 65 Figure 69 Report Timing mindelay 65 Figure 70 Kh i đ ng ICC 66 Figure 71 Cài đặt th vi n 67 Figure 72 T o th vi n 67 Figure 73 Đ c file *.DDC 68 Figure 74 Đ c file *.SDC 69 Figure 75 Các cell IC ch a x p 69 Figure 76 Xét th vi n TLU+ 70 Figure 77 Kh i t o 71 Figure 78 Nền cell 72 Figure 79 VDD VSS 72 Figure 80 Ch n l p cho VDD 73 Figure 81 Ch n l p cho VSS 73 Figure 82 Sau t o VDD VSS 74 Figure 83 Đ r ng VDD 74 Figure 84 Đ r ng VSS 75 Figure 85 T o vòng đ m 75 Figure 86 Sắp x p cell 76 Figure 87 Sau xắp x p cell 76 Figure 88 Clock tree 78 Figure 89 K t clock tree 78 Figure 90 Routing 79 Figure 91 Extract RC 79 Figure 92 K t sau ICC 80 Figure 93 Thi t lập vcs sau icc Error! Bookmark not defined Figure 94 K t mô ph ng VCS sau ICC 81 Figure 95 K t mô ph ng VCS sau ICC Error! Bookmark not defined L I NÓI Đ U Ngày nay, thi t b n t v i đa tính đựơc ứng dụng r ng rãi thâm nhập ngày nhiều, lĩnh vực kỹ thuật đ i s ng xã h i T thi t b văn phòng cho đ n thi t b gia đình, hầu h t có chứa vi m ch tích hợp (còn g i tắt IC), nhằm đem l i ti n nghi cho ng i, th i đ i cơng nghi p hố, hi n đ i hố Do đó, ngành thi t k IC đ ợc tr ng Chính vậy, thơng qua môn h c “Thi t k VLSI” ,chúng em đư thực hi n m t tập l n v i đề tài “Thi t k IC đ ng h s ” s dụng b công cụ phần mềm thi t k IC Synopsys Kh i đ m gi m t kh i vô phổ bi n IC ngày nay, đặc bi t vi x lý, vi điều n hi n đ i hầu h t ứng dụng cần đ n b đ nh gi Bên c nh đó, m t b đ m gi hi n th led gần nh đầy đủ thành phần m t thi t k s , bao g m t phần t cho t i thành phần m ch tổ hợp Mặt khác, đủ nh đ m t nhóm sinh viên có th hồn thành m t kỳ h c Do vậy, vi c thi t k IC đ ng h s hi n th led m t tập l n phù hợp, phục vụ t t cho vi c h c môn “Thi t k VLSI” Chúng em xin chân thành cảm ơn thầy giáo Ts Nguy n Vũ Thắng Ks Nguy n Nam Phong đư tận tình bảo h thực hi n đề tài ng dẫn, cung cấp cho chúng em điều ki n t t đ Quy trình thi t k m ch vi điện tử chuyên d ng (ASIC) 1.1 Tổng quan v công nghệ ASIC ASIC (Application-Specific Integrated Circuit) m t vi m ch đ ợc thi t k dành cho m t ứng dụng cụ th , ví dụ nh vi m ch đ ợc thi t k cho v tinh, vi m ch thi t k cho ô tô, vi m ch thi t k cho giao di n b nh CPU ASIC ngày đ ợc ứng dụng hầu nh khắp m i nơi Dựa vào ph ơng pháp thi t k có th phân lo i ASIC nh sau: ASIC Semi Custom Cell-based (Standard Cells) Full Custom Array-based Gate Array FPGAs/PLDs Figure Phân lo i ASIC dựa vào phương pháp thi t k  Full custom ASIC Full custom ASIC IC đặc ch , m t vi m ch có t bào lơgic (logic cell) l p mặt n đ ợc xây dựng (đặc ch hóa) theo yêu cầu khách hàng Những IC đặc ch th ng nhắm t i ứng dụng riêng bi t đó, có th g i m t s IC đặc ch ASIC đặc ch u m IC t i u di n tích hi u suất làm vi c, nhiên quy trình thi t k t n nhiều th i gian, chi phí cao dẫn đ n giá thành sản phẩm đắt  Semi Custom ASIC Semi Custom ASIC IC đ ợc thi t k dựa kh i đư đ ợc đ nh nghĩa sẵn Semi Custom ASIC đ ợc chia thành h ng nh sau:  ASIC dựa t bào chuẩn (Standard-Cell-Based ASIC): m i t bào môt tập hợp mô tả chức logic, thơng s vật lí (tr , n cảm, n dung, n tr ) đặc tính hình h c cần thi t cho vi c t o mặt n m t phần t nh cổng AND, OR, XOR, MUX, FF u m: Ti t ki m th i gian, giảm chi phí sản xuất giảm rủi ro s dụng t bào chuẩn đư đ ợc thi t k sẵn ki m tra tr c Nh ợc m : th i gian ch t o l p mặt n , khơng t i u di n tích nh hi u suất  ASIC dựa mảng cổng lơgíc (Gate-Array-Based ASIC): ASIC đ ợc đúc sẵn mảng cổng cell gi ng h t nh ng ch a t ng đ ợc k t n i v i Các cell đ ợc đặt t i v trí đ ợc xác đ nh tr c Channeled-gate aray ASIC: Các k t n i mảng logic nằm m t l p, k t n i t o thành kênh nằm mảng cổng logic Channeless-gate aray ASIC: Các k t n i nằm l p trên, mảng logic nằm l p d i  Các vi m ch lập trình đ ợc (PLD: Programmable Logic Devices): PLD: g m m t mảng logic AND/OR lập trình đ ợc có kích th c xác đ nh M ch logic thực hi n PLD theo d ng tổng tích (sum-of-product) PLD có th cấu hình hay lập trình đ t o nên m t b phận tùy bi n cho ứng dụng riêng bi t nên chúng thu c h ASIC Đặc m: logic cell l p mặt n không đ ợc tùy bi n, thi t k nhanh giá thành rẻ  Mảng cổng lơgíc có th lập trình đ ợc theo tr ng (FPGA: Field Programmable Gate Array): Ki n trúc FPGA ki n trúc mảng kh i logic, kh i logic, m giúp FPGA có th chứa nhiều phần t logic phát huy t i đa khả lập trình phần t logic h th ng m ch k t n i 1.2 Quy trình thi t k ASIC Quy trình thi t k ASIC đ ợc chia làm hai phần front-end back-end Sơ đ thi t k đ ợc miêu tả Hình Front-end bao g m b c không phụ thu c vào công ngh ch t o, trình ki m th thi t k ta có th s dụng li u phần cho nhiều công ngh ch t o khác mà không ảnh h ng đ n sản phẩm cu i Ng ợc l i, back-end g m b c thực hi n dựa công ngh s dụng Design specification FAB Behavioral description Layout verification and implementation RTL coding Physical layout Functional verification and testing Floor planning, place and route Logic synthesis Logic verification and testing Gate level nestlist Front end Back end Figure Sơ đồ thi t k ASIC  Design specification Design specification m t phần quan tr ng lu ng thi t k ASIC Trong b c này, đặc tính chức chip ASIC đ ợc đ nh nghĩa K ho ch thi t k đ ợc đ a nh th i gian hoàn thành dự án, chi phí, di n tích chip … Dựa vào yêu cầu chức yêu cầu phi chức ki n trúc vi ki n trúc cho t ng module ASIC đ ợc xác đ nh Trong q trình mơ ph ng ki n trúc, ki n trúc ASIC có th thay đổi n u k t mơ ph ng cho thấy khơng đáp ứng yêu cầu đặc tả  RTL coding RTL coding b c mô tả thi t k d i d ng mã RTL m t ngôn ngữ mô tả phần cứng nh VHDL verilog Mã RTL phải đảm bảo có th tổng hợp đ ợc thành m ch vật lý, vi c mã hóa RTL phải tuân theo m t b quy tắc phụ thu c vào vào khả h trợ nhà sản xuất phần cứng  Logic synthesis Logic synthesis b c tổng hợp m ch t code RTL thành cổng logic Dựa vào cell có sẵn tập tin th viên công ngh , m ch cổng logic đ ợc tổng hợp đ thực hi n chức nh code RTL mô tả K t b c Synthesis "net-list" cấu trúc theo m t tiêu chuẩn  Logic verification and testing Logic verification and testing b tr c ki m tra chức m ch tổ hợp đ ợc t b c, so v i yêu cầu chức specs Ngoài ra, b c c có th bao g m vi c ki m tra timing  Physical layout Phần th ng đ ợc đảm nhi m b i chuyên gia hãng sản xuất bán dẫn H s dụng công cụ đ chuy n net-list sang ki u li u cho layout Netlist s tr thành v cách b trí transistor, capacitor, resistor, phải tuân thủ nghiêm ngặt m t thứ g i Design Rule Các luật đ ợc đ a dựa vào gi i h n vi c ch t o, đ đảm bảo Physical layout có th ch t o đ ợc  Layout verification and implementation Layout verification and implementation b c ki m tra sau layout đ ki m tra chức m ch so v i m ch netlist đư t o t phần tr c Ngoài b c này, luật nhà sản xuất đư đ a đ ợc ki m tra  Fabrication Fabrication b c cu i cùng, ch tao chip dựa vào m ch layout File → Import → Read SDC Figure 74 Đọc file *.SDC  Sau đ c file “top.sdc”, ch n Window → New layout window , s xuất hi n c a sổ giao di n hi n th cell đ ợc x p ch ng lên Figure 75 Các cell IC chưa x p  T o TLU+ File → Set TLU+ Figure 76 Xét thư viện TLU+ Có thi t lập sau:  Max TLU+ file : Ch n đ n th vi n công ngh theo đ ng dẫn sau: /home/huyentt/Desktop/milkyway/tcbn45gsbwp_120a /techfiles/tluplus/cln45gs_1p10m +alrdl_rcbest_top2.tluplus  Min TLU+ file : Ch n đ n th vi n cong ngh theo đ ng dẫn sau: /home/huyentt/Desktop/milkyway/tcbn45gsbwp_120a/techfiles/tluplus/cln45gs_1p10m +alrdl_rcworst_top2.tluplus  Layer name …: Ch n đ n th vi n cong ngh theo đ ng dẫn sau: /home/huyentt/Desktop/milkyway/tcbn45gsbwp_120a /techfiles/tluplus/star.map_10M L u ý: Trong th vi n có nhiều lựa ch n khác ứng v i s l p metal khác Đ ki m tra th vi n s dụng l nh sau : check_library check_tlu_plus_files list_libs Ngồi có th xuất báo cáo đ ki m tra xem trình layout gặp phải vấn đề thơng qua l nh sau: check_timing report_timing_requirements report_disable_timing report_case_analysis report_clock report_clock -skew Trong tổng hợp, cổng đ ợc xét mức lý t ng nên layout cần phải xóa đặc tính này, s dụng câu l nh: remove_ideal_network Sau cài đặt xong li u, cần l u l i b c đ có th d dàng xem l i thi t lập mình, s dụng câu l nh sau: save_mw_cel -as data_setup Hoặc vao File → Save Design Bước 2: Floor Planning  Thực hi n kh i t o Floorplan → Initialize Floorplan Figure 77 Khởi t o n n Sau kh i t o s có hình nh sau: Figure 78 N n cell  Thực hi n t o chân n i ngu n n i đất VDD VSS PreRoute → Derive PG Conection Figure 79 VDD VSS  T o vòng dây VDD VSS Preroute → Creat ring → Net(ch n VDD) Figure 80 Chọn l p cho VDD  Ti p theo ch n VSS Figure 81 Chọn l p cho VSS Sau t o đ ợc vòng dây VDD VSS hình s xuất hi n nh sau: Figure 82 Sau t o VDD VSS  Thi t lập đ r ng cho day ngu n dây đất cho t ng l p kim lo i: Preroute → Creat power strap  VDD: Figure 83 Độ rộng VDD  VSS:  T o vòng đ m: Preroute → Creat Pad ring Figure 84 Độ rộng VSS Figure 85 T o vòng đệm Sau xong b c Floor Planning ta cần l u l i s dụng câu l nh save_mw_cel -as floorplanned Bước 3: Placement (sắp xếp cell) va kiểm tra tắc nghẽn  Placement → Core Placement and Optimization Figure 86 Sắp x p cell Sau x p cell xong ta có: Figure 87 Sau xắp x p cell Đ ki m tra tắc ngh n xuất báo cáo sau: report_congestion -grc_based -by_layer -routing_stage global L u l i trình thực hi n Placement: save_mw_cel -as placed Bước 4: Tạo clock tree Clock Tree Synthesis công cụ dùng đ t i u đ m ch dãy ng tín hi u clock phân ph i cho thi t k Khi khơng có Clock Tree Synthesis thi t k s xuất hi n nh sau: Khi thực hi n xong Clock Tree Synthesis, phân b tín hi u clock s nh sau:  Đ thực hi n Clock Tree Synthesis, ch n Clock → Core CTS and Optimization  Sau t o đ ợc clock tree: Figure 88 Clock tree Figure 89 K t qu clock tree L ul ib c t o clock tree save_mw_cel -as ctsed Bước 5: Thực dây  Route → Core Routing and Optimization Figure 90 Routing L u l i k t sau dây tự đ ng save_mw_cel -as routed  Route → Extract RC Figure 91 Extract RC  K t sau ICC: Figure 92 K t qu sau ICC Bước 6: Xuất file sdc, sdf, v, spef, báo cáo  Xuất file sdc, sdf, v, spef, write_parasitics -output /rpt/icc.spef -format SPEF write_sdf /rpt/icc.sdf write_sdc /rpt/icc.sdc write_ddc /rpt/icc.ddc write_verilog /rpt/icc.v  Xuất cac file báo cáo report_qor > /rpt/rpt_icc_qor.txt report_area > /rpt/rpt_icc_area.txt report_constraint -all_violators > /rpt/rpt_icc_constraint.txt report_port > /rpt/rpt_icc_port.txt report_power > /rpt/rpt_icc_power.txt report_timing > /rpt/rpt_icc_timing.txt report_timing -nosplit > /rpt/rpt_icc_timing_nosplit.txt report_timing -delay > /rpt/rpt_icc_timing_delay_min.txt report_design -physical > /rpt/rpt_icc_design_physical.txt 6.8 VCS_ Kiểm tra sau layout  T o th mục “after_icc” “vcs”  Trong qúa trình Layout có th làm sai timing sau layout xong cần phải ki m tra l i timing xem có nh timming đư ki m tra sau tổng hợp hay không  Đ ki m tra timming b c cần có file sau:  file “.v” tạo sau layout  file delay “.sdf” tạo sau layout  file thư viện cell “tcbn45gsbwp.v”  file testbench “.v”  Thực hi n b c t ơng tự nh ki m tra chức tr c tổng hợp Figure 93 K t qu mô VCS sau ICC 6.9 PT_Kiểm tra sau layout S dụng file “.ddc” đ ợc t o sau ch y ICC Các b layout c thực hi n t ơng tự nh tr c K t luận Chúng em đư hoàn thành thi t k đ ng h s hi n th led theo quy trình thi t k vi m ch K t mô ph ng sau layout đáp ứng yêu cầu chức phi chức specification đề Qua trình thực hi n đề tài, chúng em đư hi u thi t k ASIC, củng c thêm lý thuy t đ ợc h c l p ... 0000 11 11 111 1 11 11 111 1 Shift left (1) 0000 0000 0000 0000 00 01 111 1 11 11 111 1 11 1 Shift left(2) 0000 0000 0000 0000 0 011 11 11 111 1 11 11 11 Shift left(3) 0000 0000 0000 0000 011 1 11 11 111 1 11 11 Add3... 0000 0000 10 10 11 11 111 1 11 11 Shift left(4) 0000 0000 0000 00 01 010 1 11 11 111 1 11 11 Add3 0000 0000 0000 00 01 1000 11 11 111 1 11 11 Shift left(5) 0000 0000 0000 0 011 00 01 111 1 11 11 111 Shift left(6)... 011 0 0 011 11 11 111 1 11 Add3 0000 0000 0000 10 01 0 011 11 11 111 1 11 Shift left(7) 0000 0000 00 01 0 010 011 1 11 11 111 1 Add3 0000 0000 00 01 0 010 10 10 11 11 111 1 Shift left(8) 0000 0000 0 010 010 1 010 1