Giáo trình Kỹ thuật xung – số (Nghề: Kỹ thuật sửa chữa, lắp ráp máy tính - Cao đẳng) được biên soạn nhằm đáp ứng nhu cầu tiếp cận kỹ thuật hiện đại và được biên soạn theo chương trình khung của Bộ lao động thương binh xã hội. Giáo trình kết cấu gồm 9 bài và chia thành 2 phần, phần 2 trình bày những nội dung về: mạch dồn kênh, phân kênh; Flíp - Flop; mạch đếm; mạch ghi; bộ nhớ ROM-RAM; mạch chuyển đổi A/D, D/A;... Mời các bạn cùng tham khảo!
60 Bài 4: Mạch dồn kênh, phân kênh Mạch đồn kênh phân kênh mạch logic tổ hợp đóng vai trị quan trọng thiết bị điện tử số mạch điều khiển Trong thiết bị thường có nhiều đầu vào dự liệu, tình làm việc theo yêu cầu chế độ làm việc khác phải lựa chọn đường dự liệu cần thiết để xử lý,đồng thời có chế độ làm việc mà thiết bị phải đưa từ nhuồn liệu vào địa khác Mục tiêu: - Trình bày kiến thức mạch dồn kênh, phân kênh; - Vẽ giải thích sơ đồ cấu trúc mạch dồn kênh, phân kênh; - Thiết kế mạch dồn kênh, phân kênh đơn giản; - Lựa chọn, kiểm tra linh kiện lắp ráp mạch ứng dụng hoạt động theo yêu cầu; - Rèn luyện ý thức, tác phong làm vi8eecj nghiêm túc, khoa học, ý thức an toàn lao động Nội dung: Mạch dồn kênh 1.1 Khái quát chung: 1.1.1 Khái Niệm: Mạch dồn kênh mạch logic tổ hợp có chức lựa chọn kênh liệu đầu vào để đưa đầu Mạch dồn kênh sử dụng rộng rãi thiết bị điện tử số Máy tính, điện thoại, máy thu hình số, hệ thống tự động điều khiển …vvv.Sơ đồ khối mạch dồn kênh mô tả sau: 1.1.2 Sơ đồ cấu trúc: ĐK D0 D1 Di MẠCH DỒN KÊNH F Dn-1 A0 Ai Ak-1 60 61 Trong đó: - D0 ÷ Dn-1 Là đường liệu đầu vào - F đầu lấy dự liệu - A0 ÷ Ak-1 Là đường đầu vào điều khiển - ĐK : Đầu vào điều kiện cho phép không cho phép mạch dồn kênh làm việc Đầu vào điều kiện có mức logic, lựa chọn phương pháp điều khiển tích cực thì: + ĐK = chế độ không cho phép mạch làm việc, đầu khơng kết nối với đầu vào + ĐK = cho phép mạch làm việc 1.1.3 Nguyên lý làm việc: Nguyên lý làm việc mạch dồn kênh sau: Ứng với trạng thái logic sử dụng đầu vào điều khiển đầu kết nối với đầu vào Số lượng đầu vào điều khiển phải thỏa mãn theo yên cầu sau: 2k ≥ n, đó: - k: Là số lượng đầu vào điều khiển, 2k số trạng thái logic tối đa đầu vào điều khiển - n số lượng đầu vào liệu 1.2 Thiết kế mạch dồn kênh; 1.2.1 Mạch dồn kênh 4/1 Mạch dồn kênh 4/1 mạch dồn kênh với đầu vào liệu ta lựa chọn số lượng đầu vào điều khiển k = ( 2k = 4) a Sơ đồ cấu trúc mạch sau: ĐK D0 D1 D2 MẠCH DỒN KÊNH 4/1 D3 A0 A1 61 F 62 b Lập bảng trạng thái: Với đầu vào điều khiển ta có trạng thái logic điều khiển 00, 01,10,11 để điều khiển kết nối đầu vào đữ liệu từ D đến D3 Đầu vào điều kiện chọn phương pháp điều khiển tích cực ( ĐK =1 mức điều khiển cho phép mạch làm việc) Với việc lựa chọn ta có bảng trạng thái sau: ĐK 1 1 A0 0 1 A1 1 F D0 D1 D2 D3 c Phương trình logic hàm đầu ra: F = ĐK(A0A1D0 + A0A1D1 + A0A1D2 + A0A1D3) d Mạch logic tổ hợp: Từ phương trình logic hàm đầu ta vẽ mạch logic tổ hợp sau: ĐK D0 D1 F D2 D3 A0 A1 62 63 1.2.2 Mạch dồn kênh 8/1: Mạch dồn kênh 8/1 gồm có đầu vào liệu (n=8) vậu số lượng đầu vào điều khiển k = a, Sơ đồ cấu trúc: ĐK D0 D1 D2 D3 D4 D5 D6 D7 MẠCH DỒN KÊNH 8/1 A0 F A1 A2 b Bảng trạng thái: Với đầu vào điều khiển ta có trạng thái logic đầu vào điều khiển : 000, 001, 010, 011, 100, 101, 110, 111 Được sư rdungj để điều khiển việc kết nối đầu vào liệu từ D0 đến D7 với đầu ta lập bảng trạng thái sau: ĐK A0 A1 A2 F 0 D0 0 D1 1 D2 1 D3 1 0 D4 1 D5 1 D6 1 1 D7 c Phương trình logic hàm đầu ra: Từ bảng trạng thái ta có phương trình logic hàm đầu sau: 63 64 F = ĐK( A0A1A2D0 + A0A1A2 D1+ A0A1A2 D2+ A0A1A2D3 + A0A1A2D4 + A0A1A2D5 + A0A1A2 D6+ A0A1A2 D7) Từ phương trình logic hàm đầu ta có mạch logic tổ hợp sau: ĐK D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 64 65 1.3 Thực hành lắp ráp mạch chọn kênh 4/1: Khi thực hành lắp ráp, khảo sát mạch chọng kênh 4/1 ta thực theo trình tự sau: Bước 1: Lựa chọn, kiểm tra linh kiện: Trong mạch logic tổ hợp mạch chọn kênh 4/1 ta sử dụng cổng NOT, OR, AND ta lựa chọn vi mạch cổng có mã hiệu số lượng sau: - IC 74LS04: số lượng 01 - IC 74LS08: Số lượng 03 - IC 74LS32: Số lượng 01 Khi kiểm tra ta gắn IC vào bo cắm đa sau cấp nguồn cho IC tiến hành kiểm tra cổng theo bảng trạng thái cổng logic Bước 2: Kết nối mạch điện theo sơ đồ mạch logic tổ hợp: - Do IC cổng OR, AND có cửa vào thực cho cổng logic nhiều cửa vào ta cộng, nhân dần cặp theo thứ tự - Các đầu vào điều khiển ta kết nối với SW1,SW2 mô đun thực hành để điều khiển tạo trạng thái logic khác - Đầu ta kết nối với led - Các đầu vào ta kết nối với SW3, SW4, SW5, SW6 - Nguồn cấp cho vi mạch cổng ta sử dụng nguồn +5V - Đầu vào điều kiện ta kết nối vào SW7 Bước 3: Kiểm tra tính đắn sơ đồ Bước 4: Cấp nguồn chạy thử khảo sát trạng thái hoạt động mạch: - Bật công tắc nguồn - Chuyển SW7 Lên mức - Dùng SW1, SW2 Thay đổi mức logic đầu vào liệu theo trình tự 00, 01, 10, 11, Ở trạng thái ta dùng SW thay đổi mức logic đầu vào tương ứng, quan sát mức logic đầu thơng qua đèn led để từ rút kết luận Mạch phân kênh: 2.1 Khái quát chung: 2.1.1 Khái niệm: Mạch phân kênh mạch chức có vai trị quan trọng thiết bị điện tử số Mạch phân kênh mạch logic tổ hợp có nhiệm vụ phân phối dự liệu đầu vào tới đầu khác theo yêu cầu q trình điều khiển Ở mạch phân kênh có đầu vào liệu có nhiều đầu khác nhau, làm việc mạch phân kênh phải điều khiển cho đầu vào liệu phải kết nối với đầu 65 66 theo yêu cầu Gọi n số lượng đầu số lượng đầu vào điều khiển (k) phải thỏa mãn điều kiện 2k ≥ n 2.1.2 Sơ đồ cấu trúc: Một mạch phân kênh có sơ đồ cấu trúc sau: ĐK F0 D F1 MẠCH PHÂN KÊNH Fi Fn-1 A0 Ai Ak-1 Trong đó: - D đầu vào liệu - A0 ÷ Ak-1 Là đầu vào điều khiển - F0 ÷ Fn-1 Là đầu liệu - ĐK đầu vào điều khiện cho phép không cho phép mạch phân kênh việc Khi lựa chọn mức điều khiển tích cực ĐK = Thì đầu vào khơng kết nối với đầu nào; Khi ĐK = đầu vào kết nối với đầu tùy theo trạng thái điều khiển 2.1.3 Nguyên lý làm việc: Nguyên lý làm việc mạch phân kênh sau: Ứng với trạng thái logic sử dụng đầu vào điều khiển đầu vào kết nối với đầu số lượng đầu vào điều khiển phải thỏa mãn theo yên cầu sau: 2k ≥ n Với: - k: Là số lượng đầu vào điều khiển, 2k số trạng thái logic tối đa đầu vào điều khiển - n số lượng đầu 2.2 Thiết kế mạch phân kênh 66 67 2.2.1 Mạch phân kênh 1/4 Mạch phân kênh 1/4 mạch phân kênh gồm có đầu số lượng đầu vào điều khiển 2(k =2) a, Sơ đồ cấu trúc: ĐK F0 MẠCH PHÂN KÊNH 1/4 D F1 F2 F3 A0 A1 b, Bảng trạng thái: ĐK A0 A1 F0 F1 F2 F3 0 D 0 1 D 0 1 0 D 1 0 D c, Phương trình logic hàm đầu ra: - F0 = ĐK.D.A0A1 - F1 = ĐK.D.A0A1 - F2 = ĐK.D.A0A1 - F3 = ĐK.D.A0A1 d, Mạch logic tổ hợp: Từ phương trình logic hàm đầu ta có mạch logic tổ hợp sau: ĐK D F0 F1 F2 F3 A0 A1 67 68 2.2.2 Mạch phân kênh 1/8 Mạch phân kênh 1/8 gồm đầu cần đầu vào điền khiển a, Sơ đồ cấu trúc: ĐK F0 F1 D MẠCH PHÂN KÊNH 1/8 F2 F3 F4 F5 F6 F7 A0 A1 A2 b, Bảng trạng thái: ĐK A0 A1 A2 F0 F1 F2 F3 F4 F5 F6 0 D 0 0 0 0 D 0 0 1 0 D 0 0 1 0 D 0 1 0 0 0 D 0 1 0 0 D 1 0 0 0 D 1 1 0 0 0 Từ bảng trạng thái ta có phương trình logic hàm đầu sau: - F0 = ĐK.D.A0A1A2; F1 = ĐK.D.A0A1A2 - F2 = ĐK.D.A0A1A2; F3 = ĐK.D.A0A1A2 - F4 = ĐK.D.A0A1A2; F5 = ĐK.D.A0A1A2 - F6 = ĐK.D.A0A1A2; F7 = ĐK.D.A0A1A2 68 F7 0 0 0 D 69 c, Mạch logic tổ hợp: Từ phương trình logic hàm đầu ta có mạch logic tổ hợp mạch phân kênh 1/8 sau: ĐK D F0 F1 F2 F3 F4 F5 F6 F7 A0 A1 A2 2.3 Thực hành : Lắp ráp, khảo sát mạch phân kênh ¼ 69 100 mắt nhớ giá đỡ thông tin ROM Tùy theo cách lập trình cho ROM ta chia làm nhiều loại khác ROM lập tình mặt nạ, PROM( nhớ đọc lập trinh), EPROM(bộ nhớ đọc lập trình xóa được, EEPROM( Bộ nhớ đọc lập trình xóa liệu điện 2.2 Cấu trúc ROM Cấu trúc chung ROM Khối nhớ Kênh địa A9 A0 Vị trí nhớ chọn theo mã địa Bộ giải mã địa CE1 CE2 Mạch điều khiển Mạch đầu Kênh điều CE3 khiển Kênh liệu D7 D0 2.3 Một số loại ROM thường gặp: 2.3.1 ROM Đây loại ROM chế tạo để thực cơng việc cụ thể bảng tính, bảng lượng giác , bảng logarit sau xuất xưởng Nói cách khác, tế bào nhớ ma trận nhớ tạo theo chương trình xác định trước phương pháp mặt nạ: đưa vào linh kiện điện tử nối từ đường từ qua đường bít để tạo giá trị bit để trống cho giá trị bit ngược lại - Hình mơ hình MROM vng nơi chứa (hay không) linh kiện (diod, transistor BJT hay MOSFET) để tạo bit Mỗi ngã mạch giải mã địa gọi đường từ đường nối tế bào nhớ gọi đường bit Khi đường từ lên mức cao tế bào nhớ từ nhớ chọn Nếu tế bào nhớ Diod BJT diện linh kiện tương ứng với bit (lúc đường từ lên cao, Transsisstor diod dẫn, dòng điện qua điện trở tạo điện cao hai đầu điện trở) cịn vị trí nhớ trống tương ứng với bit 100 101 Đối với loại linh kiện MOSFET ngược lại, nghĩa diện linh kiện tương ứng với bit cịn vị trí nhớ trống tương ứng với bit (muốn có kết loại BJT thêm ngã cổng đảo) (Hình 24-06-4) thí dụ nhớ MROM có dung lượng 16x1 với mạch giải mã hàng cột (các mạch giải mã đường sang đường hàng cột dùng Transistor MOS có cấu trúc) Trong thực tế, để đơn giản cho việc thực hiện, vị trí nhớ người ta cho vào transistor MOS Nhưng vị trí ứng với bit transistor MOS chế tạo với lớp SiO2 dầy làm tăng điện ngưỡng lên, kết transistor MOS luôn không dẫn điện (Hình 24-06-5), Các transistor khác dẫn điện bình thường 101 102 2.3.2 Cấu trúc tế bào PROM Có cấu tạo giống MROM vị trí nhớ có linh kiện nối với cầu chì Như xuất xưởng ROM chứa loại bit (gọi ROM trắng), lúc sử dụng người lập trình thay đổi bit mong muốn cách phá vỡ cầu chì vị trí tương ứng với bit Một cầu chì bị phá vỡ khơng thể nối lại loại ROM cho phép lập trình lần để sử dụng, bị lỗi sửa chữa Người ta dùng diod mắc ngược chiều nhau, mạch không dẫn điện, để tạo bit 0, lập trình diod bị phá hỏng tạo mạch nối tắt, diod lại dẫn điện cho bit 2.3.3 EPROM 102 103 Đây loại ROM tiện cho người sử dụng dùng nhiều lần cách xóa nạp lại Cấu tạo tế bào nhớ U.V EPROM dựa vào transistor MOS có cấu tạo đặc biệt gọi FAMOS (Floating Gate Avalanche Injection MOS) + Trên chất bán dẫn N pha loãng, tạo vùng P pha đậm (P ) nối cho cực S (Source) D (Drain) Trong lớp cách điện SiO2 cực người ta cho vào thỏi Silicon không nối với bên gọi cổng Khi nguồn VDD, phân cực ngược cực Drain nhỏ, transistor không dẫn, tăng VDD đủ lớn, tượng thác đổ (avalanche) xảy ra, electron đủ lượng chui qua lớp cách điện tới bám vào cổng Do tượng cảm ứng, + điện lộ P hình thành nối hai vùng bán dẫn P , transistor trở nên dẫn điện Khi cắt nguồn, transistor tiếp tục dẫn điện electron khơng thể trở để tái hợp với lỗ trống Để xóa EPROM, người ta chiếu tia U.V vào tế bào khoảng thời gian xác định để electron cổng nhận đủ lượng vượt qua lớp cách điện trở vùng tái hợp với lỗ trống xóa điện lộ P transistor trở trạng thái không dẫn ban đầu Mỗi tế bào nhớ EPROM gồm transistor FAMOS nối tiếp với transistor MOS khác mà ta gọi transistor chọn, vai trò FAMOS giống cầu chì phục hồi 103 104 Để loại bỏ transistor chọn người ta dùng transistor SAMOS (Stacked Gate Avalanche Injection MOS) có cấu tạo tương tự transistor MOS có đến cổng nằm chồng lên nhau, nối cực Gate để Khi cổng tích điện làm gia tăng điện thềm khiến transistor trở nên khó dẫn điện Như ta chọn điện Vc khoảng VT1 VT2 giá trị điện thềm tương ứng với trạng thái transistor (VT1 Bƣớc 1: Lựa chọn linh kiện: Trong sơ đồ nguyên lý ta sử dụng mạch khuếch đại thuật toán chuyển mạch điện tử Vì linh kiện sử dụng sơ đồ sau: - IC LM324 số lượng - IC D4066 số lương - R = 10KΩ số lượng - R = 20KΩ số lương - R = 40KΩ số lương - R = 80KΩ số lương - Biến trở 50KΩ số lương Só đồ chân IC chuyển mạch điện tử 4066 sau: Vcc 14 GN D Bƣớc 2: Vẽ sơ đồ mạch điện: - Sơ đồ mạch điện nguyên lý: 80KΩ Um A0 80KΩ + A1 40KΩ A2 20KΩ A3 10KΩ _ 113 Tín hiệ u Analog Đầ u 114 - Sơ đồ kết nối: 5V 14 80KΩ 50KΩ A0 40KΩ 20KΩ 4066 A2 A1 GN D 10KΩ A3 80KΩ Ra 14 LM324 -5V Bƣớc 3: Lắp ráp mạch điện: - Gắn vi mạch lên bo cắm đa năng; - Kết nối mạch điện theo sơ đồ mạch điện - Nguồn cấp lấy từ nguồn có sẵn mô đun thực hành; - Các đầu vào A0÷ A3 kết nối với SW0 ÷ SW3 Bƣớc 4: Kiểm tra tính đắn sơ đồ Bƣớc : Bật công tắc nguồn, điều chỉnh biến trở chọn điện áp mầu có trị số nằm khoảng 0.1V – 0,2V.Dùng SW thay đổi mức logic đầu vào từ 0000 đến 1111, dùng đồng hồ đo điện áp chiều đầu ứng với mức só sánh với kết tính tốn để từ rút kết luận Bƣớc 6: Dùng biến trở thay đổi trị số điện áp chuẩn thực lại bước Và rút kết luận 114 ... trình logic hàm đầu sau: - F0 = ĐK.D.A0A1A2; F1 = ĐK.D.A0A1A2 - F2 = ĐK.D.A0A1A2; F3 = ĐK.D.A0A1A2 - F4 = ĐK.D.A0A1A2; F5 = ĐK.D.A0A1A2 - F6 = ĐK.D.A0A1A2; F7 = ĐK.D.A0A1A2 68 F7 0 0 0 D 69 c, Mạch... mãn theo yên cầu sau: 2k ≥ n Với: - k: Là số lượng đầu vào điều khiển, 2k số trạng thái logic tối đa đầu vào điều khiển - n số lượng đầu 2. 2 Thiết kế mạch phân kênh 66 67 2. 2.1 Mạch phân kênh 1/4... khuếch đại thuật toán - Các cửa khuếch đại thuật tốn đưa tới mã hóa đầu UV R U2 R U1 Um + F1 - R R U3 2R R U4 3R + + F3 - R U5 4R + R U6 5R + R U7 6R F2 C MẠCH F4 MÃ - F5 + - F6 + F7 - 1.3 Nguyên