Bài tập lớn môn kỹ thuật số – HK211

Bài tập lớn môn Kỹ thuật số – HK211  Lưu ý: Bài tập lớn thực theo nhóm, gồm phần giải 30 tập bên (Bắt buộc_75%) Project (Bonus_25%) Nội dung file báo cáo tập lớn gồm: a Tên, MSSV địa email tất thành viên nhóm b Bảng phân công nhiệm vụ cụ thể cho thành viên nhóm c Lời giải chi tiết câu hỏi SV viết tay, chụp lại làm chuyển sang file pdf Một bạn đại diện nhóm (Ví dụ: nhóm trưởng) nộp file báo cáo định dạng zip (rar) nộp thông qua hệ thống BKeL Quy ước tên file báo cáo BTL sau: BTL_Ky_thuat_so_L12_Nhom_x.zip với x thứ tự nhóm Ví dụ: Nhóm đặt tên file sau: BTL_Ky_thuat_so_L12_Nhom_1.zip (Stt nhóm, bạn xem google sheet mà gửi lúc đầu) Bài làm có dấu hiệu giống (chép lẫn nhóm, hay chép từ đáp án tham khảo,…): nhóm bị điểm download by : skknchat@gmail.com Bài tập Kỹ thuật số (Bắt buộc _ 75%) Câu 1: (1.5đ) Hệ chuyển mã có chức chuyển từ mã nhị phân bit B = B3B2B1B0 (B3: MSB) biểu diễn cho số BCD 8421 sang mã nhị phân bit F = F3F2F1F0 (F3: MSB) Biết F biểu diễn nhị phân cho số bù giá trị B Ví dụ: B = 0011 ngõ F = – giá trị (B) = – = = 0110 a Lập bảng chân trị hệ (0.5đ) Ngõ vào Ngõ F B B B B B F3 F2 F1 F 0 0 0 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 1 1 1 b Sử dụng bìa K rút gọn hàm ngõ F2 dạng SOP (0.5đ) c Thực (thiết kế) hệ chuyển mã sử dụng 01 IC cộng bit 74283 cổng logic cần thiết (0.5đ) Câu 2: (1.0 đ) Cho hàm �(�, �, �, �) = A B´ C +[ A ⨁ ( B+ D ) ] C a Cài đặt hàm F sử dụng 01 Decoder 3x8 (IC 74138) 01 cổng AND (0.5đ) b Cài đặt hàm F sử dụng MUX 1 cổng logic cần (0.5đ) Câu 3: (1.0 đ) Cho hệ tổ hợp có ngõ vào số nhị phân bit X = X7X6X5X4X3X2X1X0 (X7: MSB), ngõ Y hệ biểu diễn tổng số bit có ngõ vào Ví dụ: X = 00110101  Y = 0100 Thiết kế hệ sử dụng cộng tồn phần Full Adder (FA), khơng sử dụng thêm cổng logic khác download by : skknchat@gmail.com Câu 4: (1.0đ) Cho sơ đồ thiết kế đếm bit Q2Q1Q0 (Q2: MSB) sử dụng JK flip-flop hình bên Trình bày cách xác định chu kỳ đếm (hay dãy đếm) modulo đếm Câu 5: (1.0đ) Một mạch đồng kiểu Moore kích cạnh lên Tín hiệu ngõ Z trở thành giá trị tín hiệu ngõ vào W không thay đổi hai xung clock liên tiếp (0,0 hay 1,1) Các trường hợp lại Z Với trạng thái reset S0 trạng thái chưa có bit vào ngõ Z = Ví dụ Ngõ vào W: 1 0 1 1 1 Ngõ Z: 0010110100111000 Thành lập bảng chuyển trạng thái tối thiểu hệ Câu 6: (2.5đ) Cho hệ có giản đồ trạng thái (graph trạng thái) hình vẽ Hệ có ngõ vào X, ngõ Z1 (kiểu MOORE) Z2 (kiểu MEALY) Khi có xung clock cạnh xuống hệ chuyển trạng thái download by : skknchat@gmail.com Câu : Hệ có ngõ vào X ngõ Z, thiết kế PLA FF hình vẽ Hãy vẽ giản đồ trạng thái (graph trạng thái) hệ Câu 8: (1.0đ) Cho mạch tổ hợp mô tả mã VHDL sau: a Vẽ sơ đồ logic hệ tổ hợp mô tả Lưu ý: sinh viên ghi đầy đủ tên tín hiệu trung gian (signal) lên hình vẽ Giả sử cho trước component nand4_gate thực chức ngõ NAND logic tín hiệu ngõ vào: s = a b´ c d (0.5đ) download by : skknchat@gmail.com b Chứng minh ngõ z mô tả tương đương với cổng logic (0.5đ) Câu 9: Một hệ kiểu Mealy có ngõ vào K hai ngõ X Y Hệ dùng để chuyển đổi chuỗi bit ngõ vào K thành hai chuỗi bit khác X Y Hệ hoạt động theo hai trường hợp như sau: Trường hợp 1: Khi ngõ vào K nhận chuỗi m-bit ‘1’ ( m>1) X gán giá trị K=’1’ chuỗi bit K = ‘0’ phát sau bit ‘1’ thứ m X Y gán giá trị ‘1’ Trường hợp 2: Ngõ vào nhận đơn lẻ bit ‘1’ có ngõ X gán giá trị Ví dụ K = 000100011011110001101000 X = 000100010110001001011000 Y = 000000000100001000010000 Câu 10: Hoàn thành giản đồ xung sau biết � = �3�2�1�0 Câu 11:Cho code VHDl mô tả hàm logic LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; USE IEEE.STD_LOGIC_ARITH.all; ENTITY cau5 IS PORT ( clock, resetn, E: in std_logic; Q: out std_logic_vector(3 downto 0); z: out std_logic); END cau5; ARCHITECTURE BEHAVIOR OF cau5 IS SIGNAL Qt: std_logic_vector(3 downto 0); BEGIN PROCESS (resetn,clock,E) BEGIN IF resetn = '0' THEN Qt