Thông tin tài liệu
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN CÔNG NGHỆ THÔNG TIN VÀ TRUYỀN THÔNG BÁO CÁO ĐỒ ÁN HỆ NHÚNG Tìm hiểu thực hành DE2i Development Kit Giáo viên hướng dẫn: TS Nguyễn Kim Khánh Sinh viên thực hiện: Phạm Minh Tuấn 20112446 Phạm Quang Tùng 20112148 Lớp: CNTT-TT 1.1 K56 Hà Nội 2015 Mục lục Tìm hiểu DE2i-150 Development Kit 1.1 Giới thiệu chung DE2i-150 1.2 Cấu tạo DE2i-150 1.2.1 Sơ đồ khối 1.2.2 Bộ vi xử lý 1.2.3 Bộ FPGA 1.3 Những điểm ưu việt DE2i-150 Tìm hiểu FPGA 2.1 Khái niệm 2.2 So sánh FPGA với loại vi mạch khác 2.3 Cấu tạo FPGA 2.3.1 Logic Blocks 2.3.2 Programmable Interconnects 2.3.3 I/O Blocks 2.3.4 Các khối thiết kế sẵn 2.4 Ứng dụng FPGA Cài đặt Windows 3.1 Chuẩn bị 3.2 Các bước thực PCI Express 4.1 PCIe Fundamental 10 4.2 PCIe Display Demo 12 Thực hành KIT 14 5.1 Thiết kế IC tạo hiệu ứng dải LED KIT 14 MÔ TẢ ĐỀ TÀI 14 THIẾT KẾ IC 15 5.2 Bộ ALU 19 MÔ TẢ ĐỀ TÀI 19 ĐẶC TẢ MƠ HÌNH THIẾT KẾ 19 Kết luận 20 Danh mục tài liệu tham khảo 21 Phụ lục hình ảnh Hình 1.1: Sơ đồ khối kit DE2i-150 Hình 2.1: Sơ đồ khối FPGA Hình 2.2: Một số ví dụ logic cell .6 Hình 2.3: Sơ đồ khối chuyển mạch lập trình Hình 2.4: Cấu trúc PIP Hình 2.5: Một ví dụ mơ hình I/O cell Hình 3.1: Kết nối ngoại vi .9 Hình 3.2: Màn hình khởi động Windows Hình 4.1: Cài đặt PCIe_DriverInstall 10 Hình 4.2: Sau thiết lập xong PCIe_Fundamental 10 Hình 4.3: FPGA detect Device Manager 11 Hình 4.4: Bắt đầu chạy PCIe_Fundamental Application .11 Hình 4.5: LED control 12 Hình 4.6: Button Status 12 Hình 4.7: DMA memory test .12 Hình 4.8: DMA FIFO test 12 Hình 4.9: Hồn tất cài đặt PCIe_Display .13 Hình 4.10: Tiến độ truyền liệu qua DMA .13 Hình 4.11: Màn hình LCD hiển thị 14 Hình 5.1: Cấu trúc IC 15 Hình 5.2: Mạch chốt 16 Hình 5.3: Mux4x1 16 Hình 5.4: reg_status .16 Hình 5.5: rom_hu0 .17 Hình 5.6: reg_rom_hu0 17 Hình 5.7: rom_hu1 .17 Hình 5.8: reg_rom_hu1 18 Hình 5.9: rom_hu2 .18 Hình 5.10: reg_rom_hu2 18 Tìm hiểu DE2i-150 Development Kit 1.1 Giới thiệu chung DE2i-150 DE2i-150 tảng đột phá, với kết hợp vi xử lí nhúng Intel N2600 Altera Cyclone IV GX FPGA hãng Altera Chính nhờ kết hợp này, DE2i150 trở thành hệ thống máy tính đầy đủ tính năng, có hiệu xử lý cao Đặc biệt, Altera Cyclone IV GX FPGA nằm board DE2i-150 tăng tốc khả đáp ứng hệ thống mà giữ nguyên chi phí giải pháp hiệu lượng DE2i-150 có đến 150.000 phần tử logic, với mền dẻo, linh hoạt khả tái cấu trúc phần cứng, đáp ứng cho nhiệm vụ Bộ vi xử lí Intel thiết bị FPGA liên kết với thông qua luồng PCIe tốc độ cao, đảm bảo cho việc truyền liệu chúng đạt tốc độ cao Chính nhờ điều này, DE2i-150 cơng cụ tuyệt vời để xử lý tác vụ đặc biệt, thiết kế phần cứng 1.2 Cấu tạo DE2i-150 1.2.1 Sơ đồ khối Hình 1.1: Sơ đồ khối kit DE2i-150 Qua sơ đồ trên, ta nhận thấy, kit DE2i-150 gồm khối: khối bên trái Intel Atom Processor, khối bên phải FPGA Altera Cyclone GX Hai khối liên kết với đường PCIe 1.2.2 Bộ vi xử lý Các thơng số kĩ thuật: CPU : Intel® Atom™ Dual Core Processor N2600( 1M Cache, 1.6GHz ) ã Intelđ Hyper-Threading Technology ã Intel SpeedStepđ Technology ã Instruction Set : 64-bit • Instruction Set Extensions : SSE2, SSE3, SSSE3 • Integrated Graphics • Graphics Base Frequency : 400MHz Chipset : Intelđ NM10 Express Chipset ã DMI x2 to CPU ã Intelđ High Definition Audio ã Serial ATA (SATA) Gb/s • Universal Serial Bus(USB) Hi-Speed USB 2.0 • PCI Express Gen Memory • DDR3 SO-DIMM SDRAM Display • VGA • HDMI 1.3a Intel® Centrino® Wireless-N 135 • 802.11b/g/n • Bluetooth 4.0 • Wi-Fi Direct Audio Codec • Realtek ALC272VA3-GR BIOS • DIP package Bios Flash : GD25Q16 • Programming Interface for Bios : Dedi-Prog Interface Debug Interface • XDP header Clock System • CK505 : 9VRS4339B • 32768 Hz RTC crystal • 27MHz VGA clock source Ethernet ã Intelđ 82583V GbE Controller • 10/100/1000 Mb/s RJ45 • status indicting LEDs Others • Power header for hard-disk • Current limit for USB • Buzzer • Mini PCIE header (Default for Intelđ Centrinođ Wireless-N 135 WiFi module) ã mSATA header • RTC battery : CR2032 1.2.3 Bộ FPGA Các thông tin chi tiết FPGA: Featured Devices • Cyclone IV EP4CGX150DF31 device • 149,760 Les • 720 M9K memory blocks • 6,480 Kbits embedded memory • PLLs FPGA configuration • JTAG and AS mode configuration • EPCS64 serial configuration device • On-board USB Blaster circuitry Memory devices • 128MB (32Mx32bit) SDRAM • 4MB (1Mx32) SSRAM • 64MB (4Mx16) Flash with 16-bit mode SD Card socket • Provides SPI and 4-bit SD mode for SD Card access Connectors • Ethernet 10/100/1000 Mbps ports • High Speed Mezzanine Card (HSMC) • 40-pin expansion port • VGA-out connector • VGA DAC (high speed triple DACs) • DB9 serial connector for RS-232 port with flow control Clock • Three 50MHz oscillator clock inputs • SMA connectors (external clock input/output) Display • 16x2 LCD module Switches and indicators • 18 slide switches and push-buttons switches • 18 red and green LEDs • Eight 7-segment displays Other features • Infrared remote-control receiver module • TV decoder (NTSC/PAL/SECAM) and TV-in connector 1.3 Những điểm ưu việt DE2i-150 Sự kết hợp vi xử lí Intel Atom FPGA Altera giúp cho kit trở thành hệ thống hoàn chỉnh, mạnh mẽ đầy đủ chức Số lượng thành phần logic lớn (150.000 phần tử logic) với khả tái cấu trúc linh hoạt, mềm dẻo Được nhà sản xuất cung cấp phần mềm, môi trường phù hợp windown linux Có đầy đủ hệ thống vào kết nối mạng Tìm hiểu FPGA 2.1 Khái niệm Field-programmable gate array (FPGA) mạch tích hợp, cấu trúc lại mảng phần tử logic người sử dụng lập trình viên, cách sử dụng ngơn ngữ lập trình mơ tả phần cứng HDL VHDL, Verilog, AHDL… Hiện FPGA tích hợp số lượng lớn cổng logic khối RAM để xử lí tính tốn phức tạp Đồng thời trang bị cổng I/O tốc độ cao, đảm bảo mặt thời gian cho việc truyền nhận liệu FPGA thực nhiệm vụ mà ASIC thực hiện, với khả tái cấu trúc linh hoạt, FPGA có ưu nhiều ứng dụng 2.2 So sánh FPGA với loại vi mạch khác FPGA xem loại vi mạch bán dẫn chuyên dụng ASIC, so sánh FPGA với ASIC đặc chế hoàn toàn hay ASIC thiết kế thư viện logic FPGA khơng đạt mức độ tối ưu loại này, hạn chế khả thực tác vụ đặc biệt phức tạp, nhiên FPGA lại ưu việt chỗ tái cấu trúc lại sử dụng, công đoạn thiết kế đơn giản hơn, chi phí giảm, rút ngắn thời gian đưa sản phẩm vào sử dụng Còn so sánh với dạng vi mạch bán dẫn lập trình dùng cấu trúc mảng phần tử logic PLA, PAL, CPLD FPGA ưu việt cá điểm: tác vụ tái lập trình FPGA thực đơn giản hơn; khả lập trình linh động hơn; khác biệt quan trọng kiến trúc FPGA cho phép có khả chứa khối lượng lớn cổng logic 2.3 Cấu tạo FPGA FPGA cấu tạo từ thành phần chính: Các khối logic (Logic Blocks, ngồi cịn có tên gọi khác như: CLB, Logic Array Block, LAB…tùy vào nhà sản xuất) Hệ thống mạch liên kết lập trình (Programmable Interconnects hay routing channels) Các khối vào (I/0 Block) Ngồi FPGA cịn trang bị phần tử thiết kế sẵn như: DSP slice, RAM, ROM, nhân vi xử lý… Hình 2.1: Sơ đồ khối FPGA 2.3.1 Logic Blocks Mỗi khối logic thông thường tạo nên từ vài phần tử logic cell Mỗi logic cell điển hình bao gồm: Một LUT(look up table) Một cộng đầy đủ FA Một D flip-flop DFF Hình 2.2: Một số ví dụ logic cell Trong hình trên, khối LUT chia làm khối 3-LUT(LUT với đầu vào) Nhưng thông thường khối 3-LUT kết hợp lại thành khối 4-LUT(LUT với đầu vào) thông qua MUX Hiện khối LUT bổ sung thêm đầu vào kết nối từ khối logic trước sau nó, nâng tổng số đầu vào LUT lên chân Cấu trúc nhằm tăng tốc số học logic 2.3.2 Programmable Interconnects Hình 2.3: Sơ đồ khối chuyển mạch lập trình Vai trị khối là: • Kết nối ngắt kết nối khối logic với • Kết nối ngắt kết nối khối logic với khối I/O ngơn ngữ lập trình Mạng liên kết FPGA cấu thành từ đường kết nối theo hai phương ngang đứng, tùy theo loại FPGA mà đường kết nối chia thành nhóm khác nhau, ví dụ XC4000 Xilinx có loại kết nối: ngắn, dài dài Các đường kết nối nối với thông qua khối chuyển mạch lập trình (programmable switch), khối chuyển mạch chứa số lượng nút chuyển lập trình được, đảm bảo cho dạng liên kết phức tạp khác Các điểm kết nối gọi programmable interconnect point(PIPs) Hình 2.4: Cấu trúc PIP Một số kiểu PIPs hay dùng: • Cross-point: kết nối đường kết nối theo chiều dọc ngang • Break-point: kết nối cô lập đường kết nối • Decoded MUX: nhóm 2^n cross-points thành đầu với n config bit • Non-decoded MUX: nhiều đường kết nối sử dụng chung config bit • Compound cross-point: gồm Break-point 2.3.3 I/O Blocks Các khối I/O dùng để kết nối FPGA với thiết bị phần cứng khác, đảm bảo truyền nhận liệu mơi trường bên mơi trường bên ngồi FPGA Hình 2.5: Một ví dụ mơ hình I/O cell I/O Blocks gồm nhiều I/O cell Mỗi I/O cell cấu hình lại thành cổng vào, cổng ra, cổng hai chiều D flip-flop thường sử dụng I/O cell để cung cấp việc cho đăng kí đầu vào đầu 2.3.4 Các khối thiết kế sẵn Ngoài khối logic tùy theo loại FPGA khác mà có phần tử tích hợp thêm khác nhau, ví dụ để thiết kế ứng dụng SoC, dòng Virtex 4.5 Xilinx có chứa nhân xử lí PowerPC, hay Atmel FPSLIC tích hợp nhân AVR, hay cho ứng dụng xử lí tiens hiệu số DSP FPGA tích hợp DSP Slide nhân cộng tốc độ cao, thực hàm a*b+c… 2.4 Ứng dụng FPGA Ứng dụng FPGA bao gồm: • Xử lí tín hiệu số DSP • Tiền thiết kế mẫu ASIC(ASIC prototyping) • Các hệ thống điều khiển trực quan, phân tích nhận dạng ảnh, nhận dạng tiếng nói, mật mã học • Mơ phần cứng máy tính Do tính linh động cao trình thiết kế cho phép FPGA giải toán phức tạp mà trước thực nhờ phần mềm máy tính, nhờ số lượng cổng logic lớn mà FPGA ứng dụng cho tốn địi hỏi khối lượng tính tốn lớn dùng hệ thống làm việc thời gian thực Cài đặt Windows 3.1 Chuẩn bị Bộ cài Windows 32 bit (ISO file) Một USB 4Gb lớn Một máy tính cá nhân 3.2 Các bước thực Sử dụng phần mềm Windows DVD Download Tool máy tính cá nhân để tạo Windows Bootable USB Flash Drive Sau đó, kết nối USB vào DE2i-150 Development Kit, kết nối kit với hình máy tính qua cổng VGA, kết nối ngoại vi cần thiết Mouse Keyboard Hình 3.1: Kết nối ngoại vi Sau chuẩn bị xong tất cả, cắm nguồn điện cho Kit khởi động Lúc hình LCD hiển thị: Hình 3.2: Màn hình khởi động Windows Từ làm theo bước cài Windows thông thường Sau cài đặt hoàn tất khởi động lại DE2i-150 DK bắt đầu cài đặt PCIe để Windows giao tiếp với FPGA PCI Express Có đường PCIe DE2i-150 DK: PCIe Fundamental Demo: Thể minh họa cho điều khiển I/O truyền liệu tốc độ cao PCIe qua DMA Việc truyền liệu qua DMA hỗ trợ hai loại nhớ: memory mapping FIFO PCIe Display Demo: Thể minh họa cho điều khiển I/O truyền liệu tốc độ cao PCIe bus Chuẩn bị cho việc cài đặt PCIe: Copy Demonstration Files: Copy toàn thư mục DE2i-150 System CD máy tính cá nhân lên DE2i-150 DK Cài đặt PCIe Driver: Mở thư mục PCIe_DriverInstall DE2i-150 System CD, chạy file PCIe_DriverInstall.exe click button Install, hình dưới: Hình 4.1: Cài đặt PCIe_DriverInstall Cài đặt Altera Quartus II Windows 4.1 PCIe Fundamental Program FPGA Restart Windows Sử dụng USB cable để kết nối hệ thống Windows USB-Blaster bên FPGA Mở thư mục “Demonstration/FPGA/PCIe_Fundamental/demo_batch”, chạy file “sof_download.bat” để bắt đầu thiết lập xử lý Khi thiết lập xong, hình hiển thị hình dưới: Hình 4.2: Sau thiết lập xong PCIe_Fundamental Restart Windows phép BIOS nhận diện FPGA thông qua PCIe bus Sau Restart Windows 7, mở Windows Device Manager Thiết bị FPGA có Device Manager hình dưới: 10 Hình 4.3: FPGA detect Device Manager Chạy Demonstration Application Software Mở thư mục “PCIe_Fundamental/windows_app_vc2012/Release” chạy file “app.exe”, chương trình hiển thị: Hình 4.4: Bắt đầu chạy PCIe_Fundamental Application Để chạy demo LED, gõ phím “0” gõ “ENTER” để truy cập chế độ LED control Chương trình hiển thị “Please input led control mask” để truy vấn người dùng nhập vào mặt nạ điều khiển (control mask), hình Người dùng nhập vào số thập phân từ đến 15 để điều khiển LED (LEDG0/LEDG1/LEDG2/LEDG3) Giá trị 11 sáng LEDG0 Giá trị tắt LED 11 Hình 4.5: LED control Để chạy demo trạng thái nút bấm, gõ phím “1” sau gõ “ENTER” Chương trình đưa trạng thái KEY0/KEY1/KEY2/KEY3 số thập lục phân Nếu khơng có KEY bấm giá trị fh, hình Nếu KEY0 bấm, giá trị trạng thái eh Hình 4.6: Button status Để test DMA memory, gõ phím “2” nhấn “ENTER” Chương trình cho kết hình dưới: Hình 4.7: DMA memory test Để test DMA FIFO, nhập vào “3” nhấn “ENTER” Chương trình hiển thị hình dưới: Hình 4.8: DMA FIFO test Để chương trình, gõ “99” nhấn “ENTER” 4.2 PCIe Display Demo Program FPGA and Restart Windows Sử dụng USB cable để kết nối Windows USB-Blaster FPGA 12 Vào thư mục “Demonstrations/FPGA/PCIe_Display/demo_batch”, chạy file “sof_download.bat” để bắt đầu cài đặt Sau cài đặt hồn tất, có thơng báo hình dưới: Hình 4.9: Hồn tất cài đặt PCIe_Display Khởi động lại Windows để đồng ý cho BIOS nhận biết FPGA thông qua PCIe bus Chạy Demonstration Application Software Kết nối hình LCD với FPGA thơng qua cổng VGA (J8) Trong thư mục “PCIe_Display/windows_app_vc2012/Release” chạy file “app.exe” Chương trình bắt đầu chuyền hình ảnh qua DMA tiến độ thể hình dưới: Hình 4.10: Tiến độ truyền liệu qua DMA 13 Người dùng thấy hình LCD kiểu sau xuất xen kẽ liên tục: Hình 4.11: Màn hình LCD hiển thị Thực hành KIT 5.1 Thiết kế IC tạo hiệu ứng dải LED KIT MÔ TẢ ĐỀ TÀI Tạo IC điều khiển để tạo hiệu ứng ánh sáng khác cho 18 led đỏ led xanh sau: • Chớp sáng: tất đèn sáng, tắt liên tục • → OOOOOOOO → Con rắn: nhóm đèn sáng chạy dần từ trái sang phải, từ phải sang trái O O O O O OOOOO OOOOO …… • Va chạm: đèn led sáng chạy từ đầu gặp ∘∘∘∘∘∘∘∘ → O∘∘∘∘∘∘O → ∘O∘∘∘∘O∘ → ∘∘O∘∘O∘∘ → ∘∘∘OO∘∘∘ → ∘∘∘OO∘∘∘ → ∘∘O∘∘O∘∘ → ∘O∘∘∘∘O∘ → O∘∘∘∘∘∘O → ∘∘∘∘∘∘∘ Đồng thời: • Các hiệu ứng chuyển động không ngừng, lặp lặp lại • Thời gian đèn led chuyển từ hoạt cảnh sang hoạt cảnh khác người lập trình tự định, cần mắt thường nhìn IC đồng thời xử lý nút bấm Key0, Key1 Key cho: • Phím Key0 để reset mạch dãy • Khi bấm Key1, chuyển hiệu ứng sang hiệu ứng khác (hiệu ứng 2…) • Khi bấm giữ Key2, hiệu ứng tạm dừng Nhả Key2, hiệu ứng lại tiếp tục 14 THIẾT KẾ IC Cấu trúc IC Hình 5.1: Cấu trúc IC - Trong thiết kế có sử dụng vài tín hiệu nút bấm từ bên ngồi với chức cụ thể sau: • Key0: tương ứng với key0 thiết bị, có chức để reset mạch dãy • Key1: tướng ứng với key1 thiết bị, dùng để chuyển hiệu ứng led dải • Key2: tương ứng với phím key2 thiết bị, có chức tạm dừng • clock: chân tín hiệu lấy tín hiệu đầu vào từ xung động hồ (50MHz) Các thành phần chính: o Mạch chốt 15 Hình 5.2: Mạch chốt Mạch có 18 chân liệu tương ứng với 18 đèn LED thiết bị, có chức tạo hiệu ứng cho LED giải o Mux 4x1 Hình 5.3:Mux4x1 Chức năng: Chọn hiệu ứng cho LED dải Mơ tả hoạt động: dựa vào tín hiệu chọn kênh CS để chọn hiệu ứng cho LED dải, CS = “00” tương ứng hu0(hiệu ứng nhấp nháy), CS=”01” tương ứng hu1(hiệu ứng rắn), CS = “10” tương ứng hu2(hiệu ứng va chạm) o reg_status Hình 5.4: reg_status Chức năng: điều khiển tín hiệu chọn kệnh Mux4x1 Mơ tả: Dựa vào xung clock CLK để điều khiển CS Mỗi CLK có sườn lên (bấm key1) CS tăng thêm Nếu CS = “10” cho CS = “00” để quay lại hiệu ứng o rom_hu0 16 Hình 5.5: rom_hu0 Chức năng: lưu hoạt cảnh hiệu ứng 0(hiệu ứng led dải nhấp nháy) Mơ tả: Dựa vào tín hiệu CS để xuất hoạt cảnh tương ứng cho hiệu ứng LED dải Vì hiệu ứng nhấp nháy có trạng thái nên tín hiệu địa đầu vào CS cần bit o reg_ rom_hu0 Hình 5.6: reg_rom_hu0 Chức năng: Điều khiển tín hiệu chọn kênh CS rom_hu0 Mơ tả: Dựa vào xung clock thiết bị (50Mhz), ta cho tín hiệu đầu Q thay đổi sau khoảng thời gian định, ta chọn 1/10s, tương ứng 5.000.000 lần dao động xung clock o rom_hu1 Hình 5.7: rom_hu1 Chức năng: Lưu hoạt cảnh hiệu ứng 1(con rắn) Mơ tả: Có tất 18 hoạt cảnh hiệu ứng Dựa vào tín hiệu CS để xuất hoạt cảnh tương ứng Vì có 18 hoạt cảnh nên tín hiệu CS cần bit để lưu trữ o reg_rom_hu1 17 Hình 5.8: reg_rom_hu1 Chức năng: Điều khiển tín hiệu CS rom_hu1 Mô tả: Dựa vào CLK thay đổi Q tương tự reg_rom_hu0 Q thay đổi = cách + thêm giá trị trước = “10001” (hoạt cảnh cuối rom) cho Q =”00000” để quay lại hoạt cảnh o rom_hu2 Hình 5.9: rom_hu2 Chức năng: Lưu hoạt cảnh hiệu ứng (va chạm) Mơ tả: Có tất hoạt cảnh CE cần bit để điều khiển hoạt cảnh o reg_ rom_hu2 Hình 5.10: reg_rom_hu2 Chức năng: điều khiển tín hiệu chọn CE rom_hu2 Mô tả: Dựa vào CLK thay đổi Q tương tự reg_rom_hu0 18 Có biến check để xem trạng thái va chạm chuẩn bị gặp hay va chạm bị đẩy Nêu check =‟1‟ (tương ứng chuẩn bị gặp nhau), Q thay đổi cách + vào giá trị trước Q = “1000” (hoạt cảnh cuối rom) set lại check = „0‟ Nếu check = „0‟ (tương ứng bị đẩy ra), Q thay đổi cách lấy giá trị trước -1 Q= “0000” (hoạt cảnh rom) set lại check =‟1‟ 5.2 Bộ ALU MƠ TẢ ĐỀ TÀI Mô tả: Tạo ALU với phép toán ALU thực phép toán cộng/trừ/and/or tương ứng với mã phép toán 0,1,2,3 ALU thực phép tốn số bit khơng dấu kết số bit không dấu X + Y = Z X – Y = Z X and Y = Z X or Y = Z Giá trị toán hạng X, Y, Z hiển thị lên đèn led 7-đoạn hệ 16 Đầu vào sau Sử dụng công tắc DIP switch để thiết lập giá trị ban đầu, gọi Tmp Mỗi thay thay đổi switch, giá trị tương ứng (ở hệ 16) thị lên led 7-đoạn Giá trị Tmp gán cho toán hạng X, người dùng bấm nút Key1 Giá trị Tmp gán cho toán hạng Y, người dùng bấm nút Key2 Người dùng gạt switch số 16 17 để chọn mã phép toán Nếu người dùng bấm nút Key 3, giá trị kết Z thời gán cho toán hạng Y ĐẶC TẢ MƠ HÌNH THIẾT KẾ Giải mã led đoạn giải bit mà hiển thị giá trị X,Y,Z đèn ta phải tạo thêm a Bộ giải mã LED đoạn b Bộ kết hợp từ luồng liệu với bit đầu vào thành bit đầu c Bộ phân chia liệu bit đẩu bit đầu vào cho LED Thanh ghi để lưu trữ giá trị toán hạng ALU a Bộ cộng bit b Bộ trừ bit c Bộ and bit d Bộ or bit Bộ MUX 4x1 19 Kết luận Sau trình nghiên cứu thực hành DE2i-150 Development Kit chúng em thấy nhiều ứng dụng Đặc biệt mềm dẻo FPGA việc thiết kế loại chip chuyên dụng với chi phí thấp Ngoài ra, việc hỗ trợ giao tiếp Windows với FPGA lại làm cho hệ thống hoàn thiện Chúng ta kết hợp lập trình FPGA với lập trình application Windows để điều khiển FPGA thơng qua PCI Express ví dụ PCIe Display Demo Tuy nhiên, thời gian kiến thức hạn hẹp chúng em dừng lại mức tìm hiểu làm chủ hệ thống Chúng em mong nhận góp ý thầy Chúng em xin chân thành cảm ơn! 20 Danh mục tài liệu tham khảo [1] FPGA wikipedia http://en.wikipedia.org/wiki/Field-programmable_gate_array [2] Stephen Brown and Jonathan Rose,Department of Electrical and Computer Engineering University of Toronto : Architecture of FPGAs and CPLDs: A T utorial [3] Bill Jason P Tomas, Dept of Electrical and Computer Engineering University of Nevada Las Vegas: Introduction to Field Programmable Gate Arrays (FPGAs) [4] DE2i-150 Development Kit Getting Started Guide [5] DE2i-150 Development Kit FPGA System User Manual [6] VHDL-hanbook 21
Ngày đăng: 19/01/2022, 15:50
Xem thêm:
