Giáo trình và bài lab ngôn ngữ lập trình VHDL trên modelsim

Chương mở đầu 1.Các khái niệm chung 1.1 Transitor Là linh kiện bán dẫn có khả làm việc công tắc bật tắt dùng để khuếch đại tín hiệu Transitor phần tử vi mạch số tích hợp, từ cổng logic đơn giản AND, OR, NOT đến loại phức tạp mạch điều khiển ngoại vi, vi điều khiển, vi xử l{… Transitor làm từ vật liệu bán dẫn (sermiconductor), vật liệu vừa có khả dẫn điện vừa có khả làm việc vật liệu cách điện, khả thay đổi tùy theo kích thích từ bên ngồi nhiệt độ, ánh sáng, trường điện từ, dòng điện… Chất bán dẫn dùng để cấu tạo transitor thường Germany (Ge) Silicon (Si) kích tạp lượng nhỏ Photpho(P) Boron (B) với mục đích tăng mật độ electron (kiểu N) tự tăng mật độ lỗ trống (kiểu P) tương ứng tinh thể bán dẫn Cấu trúc nguyên l{ dạng transitor trình bày hình đây: Hình 1.1: Cấu trúc transitor lưỡng cực BJTS, đơn cực FETs, diode Transitor lưỡng cực BJT (Bipolar Junction Transitor) sử dụng nhiều thập kỷ 80s, đặc điểm BJT tốc độ chuyển mạch nhanh nhược điểm mức tiêu thụ lượng lớn trạng thái nghỉ chiếm nhiều diện tích Chương mở đầu Sau BJTs dần thay transitor đơn cực FETs(Field Effect Transitors) làm việc hiệu ứng trường kênh dẫn dùng loại bán dẫn loại p n MOSFETs (Metal-oxide-sermiconductor FieldEffect-Transitors) transitor FETs dùng cực Cổng metal (về sau lớp metal thay polysilicon) phủ lớp oxide cách điện lớp phủ vật liệu bán dẫn, tùy theo loại vật liệu bán dẫn mà transitor có tên gọi NMOS (kênh dẫn n) PMOS (kênh dẫn p) CMOS (Complementary-Symmetry Metal-Oxide Sermiconductor) transitor tạo thành từ việc ghép cặp bù PMOS NMOS, có nhiều ưu điểm so với dòng transitor cũ hiệu điện làm việc thấp, độ chống nhiễu cao, tiêu tốn lượng cho phép tích hợp IC số với mật độ cao CMOS công nghệ transitor sử dụng rộng rãi 1.2 Vi mạch số tích hợp Cịn gọi IC – Intergrated Circuits, chip, cấu trúc mạch điện thu nhỏ cách tích hợp chủ yếu từ transitor với mật độ cao, ngồi cịn có linh kiện điện thụ động khác khối bán dẫn mỏng Các vi mạch tích hợp có số lượng tín hiệu đầu vào đầu để thực chức cụ thể Trong khn khổ giáo trình chủ yếu nghiên cứu vi IC số, tức dạng IC làm việc với tín hiệu số IC a) b) Hình 1.2: a) Mơ hình Vi mạch số tích hợp b) Vi mạch tích hợp thực tế Vi mạch tích hợp đời từ năm 1960s ứng dụng rộng rãi thực tế, tạo cách mạng lĩnh vực điện tử Ví dụ vi mạch tích hợp IC đa dụng (general purposes IC) họ 7400, 4000, Chương mở đầu - Các khái niệm chung dòng vi xử l{ 80x86 dùng máy vi tính, chíp xử l{ dùng cho điện thoại di động, máy ảnh kỹ thuật số, vi điều khiển dùng thiết bị dân dụng, ti vi, máy giặt, lị vi sóng… Các vi mạch có mật độ tích hợp từ hàng vài chục đến hàng trăm triệu, đến hàng tỷ transitor miếng bán dẫn có kích cỡ xỉ đồng xu Mật độ tích hợp định nghĩa tổng số phần tử tích cực (transitor cổng logic) chứa đơn vị diện tích khối tinh thể bán dẫn Theo mật độ tích hợp chia loại vi mạch sau: - Vi mạch cỡ nhỏ SSI (Small scale integration), có hàng chục transitor vi mạch - Vi mạch cỡ vừa MSI (Medium scale integration), có hàng trăm transitor vi mạch - Vi mạch cỡ lớn LSI (Large scale integration), có hàng ngàn đến hàng chục ngàn transitor vi mạch - Vi mạch cực lớn VLSI (Very large scale integration), có hàng vạn, hàng triệu, hàng chục triệu transitor lớn vi mạch, tới thời điểm xuất vi mạch có độ tích hợp đến hàng tỷ transitor - Vi mạch siêu lớn (ULSI – Ultra large scale intergration), vi mạch có độ tích hợp với mức độ hàng triệu transitor trở lên - WSI (Wafer-scale-Intergration) giải pháp tích hợp nhiều vi mạch chức silicon (wafer) để tăng hiệu suất giảm giá thành sản phẩm, ví dụ hệ vi xử l{ nhiều nhân tích hợp WSI - SoC (System-on-a-Chip) Khái niệm hệ tính tốn, xử l{ mà tất khối chức số tương tự thiết kế để tích hợp vào chip đơn Trong khn khổ chương trình dành thời lượng cho việc nghiên cứu cơng nghệ, phương pháp, q trình thiết kế vi mạch cỡ LSI, VLSI 1.3 Cổng logic Cổng logic hay logic gate cấu trúc mạch điện (sơ đồ khối hình ) lắp ráp từ linh kiện điện tử để thực chức hàm logic y = f(xn, xn-1, , x1, x0) Trong tín hiệu vào xn-1, xn-2, , x1, x0 mạch Chương mở đầu - Các khái niệm chung tương ứng với biến logic xn-1, xn-2, , x1, x0 hàm Tín hiệu y mạch tương ứng với hàm logic y Với cổng thường giá trị n ≤ x0 y x1 - LOGIC GATE xn Hình 1.3: Mơ hình cổng logic Giá trị tín hiệu vào có hai mức thấp (Low - L) mức cao (High - H) tương ứng với với hai giá trị biến logic hàm logic Ví dụ: Một cổng NOT loại CMOS (hình 1.4) tương ứng hàm NOT hai biến Q = not A Hình 1.4: Mạch điện cổng NOT Trên sơ đồ dễ nhận thấy rằng, A có mức tích cực cao transitor đóng cịn transitor mở, Q có mức tích cực thấp, A có mức tích cực thấp transitor mở đóng nên Q có mực tích cực cao, mạch điện với sơ đồ thực hiên vai trò cổng NOT Các mạch logic biểu diễn hệ hàm logic phát biểu là: Mọi mạch logic xây dựng từ cổng logic Đối với cổng logic có hai tham số thời gian bản: Chương mở đầu - Các khái niệm chung Hình 1.5: Tham số thời gian cổng NOT Thời gian trễ lan truyền Tpd (Propagation delay) thời gian tối thiểu kể từ thời điểm bắt đầu xảy thay đổi từ đầu vào X thay đổi tạo ra thay đổi xác định đầu Y, hay nói cách khác đầu Y ổn định giá trị Tcd (Contamination delay) khoảng thời gian kể từ thời điểm xuất thay đổi đầu vào X đầu Y bắt đầu xảy ổn định Sau giai đoạn ổn định hay cịn gọi giai đoạn chuyển tiếp tín hiệu đầu thiết lập trạng thái xác định vững bền Như Tpd > Tcd nhắc đến độ trễ cổng tới giá trị Tpd 1.4 Phần tử nhớ 1.4.1 D-Latch D flip-flop Latch Flip-Flop phần tử nhớ quan trọng thiết kế VLSI, sơ đồ cấu tạo chi tiết mơ tả trình bày kỹ phần Kỹ thuật số Ở phần nhắc lại tính chất Flip-Flop bổ xung thêm tham số thời gian thực phần tử D-flip flop D-latch Clock D Q Qprev Clock D Q Rising edge 1 x X Qprev Rising edge 0 x D Non-rising x Qprev D SET CLR Q Q D-Latch phần tử nhớ làm việc theo mức xung, cụ thể tín hiệu Clock giá trị Q đầu giá trị đầu vào, tín hiệu Clock = giá trị đầu Chương mở đầu - Các khái niệm chung khơng đổi Nói cách khác D-latch làm việc cửa đóng mở tín hiệu Q D tương ứng với mức điện áp xung Clock D-flip-flop phần tử nhớ làm việc theo sườn xung, có hai dạng sườn sườn lên (rising edge) xung thay đổi từ 0->1 sườn xuống (falling edge) xung thay đổi từ 1->0 Khi khơng có u cầu đặc biệt Flip-flop làm việc với sườn xung lên thường sử dụng Khác với D-latch giá trị đầu Flip-Flop thay vào thời điểm sườn xung Với cách làm việc giá trị đầu không thay đổi suốt thời gian chu kz xung nhịp tín hiệu đầu vào thay đổi D Flip-flop hay dùng mạch có nhớ đơi nói đến phần tử nhớ thường ngầm hiểu D Flip-flop Hình 1.6: Đồ thị thời gian D Flip-flop D Latch Đối với D-flip-flop D-latch nhớ có hai tham số thời gian quan trọng Tsetup, Thold Đây tham số thời gian liệu đầu vào cổng Din để đảm bảo việc truyền liệu sang cổng Qout xác, cụ thể sau Tsetup: khoảng thời gian cần thiết cần giữ ổn định đầu vào trước sườn tích cực xung nhịp Clock Thold: Là khoảng thời gian tối thiểu cần giữ ổn định liệu đầu vào sau sườn tích cực xung nhịp Clock Hình 1.7: Setup time Hold time D-Flip-Flop Chương mở đầu - Các khái niệm chung 1.4.2 Các flip-flop khác - RS Flip-flop: R Q D S S 0 1 R 0 1 Chạy đua SET CLR Q Q RS Flip-flop Đầu vào hai tín hiệu Reset Set Set =1 tín hiệu đầu nhận giá trị khơng phụ thuộc đầu vào D, Reset =1 đầu Q = không phụ thuộc đầu vào D Đối với RS-flipflop khơng đồng giá trị Q thay đổi phụ thuộc R/S tức thì, cịn RS flip-flop đồng tín hiệu Q thay đổi thời điểm sườn xung Clock Trạng thái khí R= 1, S= trạng thái cấm khí đầu nhận giá trị khơng xác định, thực chất xảy thay trình “chạy đua” hay tự dao động giá trị Q từ đến ngược lại với chu kz độ trễ chuyển mạch flip-flop - JK-flip-flop J 0 1 K Qnext Qprev J K 1 NOT Qprev SET CLR Q Q Theo bảng chân lý JK-flip flip hoạt động linh hoạt thực chức giống D-flip flop RS flip-flop, trạng thái khí J=0, K=1 Reset, J=1, K=0 Set Tuy khơng có đầu vào liệu D để JK flipflop làm việc D-flip flip tín hiệu D nối với J cịn K cho nhận giá trị đối J - T- flip-flop Chương mở đầu - Các khái niệm chung T Q Qnext 0 1 1 1 Khi T giá trị Qnextbằng đảo giá trị trước Qprev T = giá trị đầu khơng thay đổi 1.5 Mạch logic tổ hợp Mạch logic tổ hợp (Combinational logic circuit) mạch mà tổ hợp giá trị tín hiệu phụ thuộc vào giá trị tổ hợp tín hiệu vào Hiểu cách khác mạch tổ hợp có trạng thái khơng chứa phần tử nhớ mà chứa phần tử thực logic chức AND, OR, NOT … Đối với mạch tổ hợp tham số thời gian trễ Tdelay là khoảng thời gian lớn kể từ thời điểm xác định giá trị đầu vào thời điểm kết đầu bắt đầu ổn định Trên thực tế việc tìm tham số độ trễ mạch thực cách liệt kê tất đường biến đổi tín hiệu từ tất đầu vào tới tất đầu sau dựa thông số thời gian cổng độ trễ đường truyền tính độ trễ đường tìm đường có độ trễ lớn nhất, giá trị Tdelay Hình 1.8: Độ trễ mạch tổ hợp Chương mở đầu - Các khái niệm chung Minh họa cho độ trễ mạch tổ hợp hình Về lý thuyết để xác định độ trễ mạch cần liệt kê tất đường tín hiệu từ đầu vào In1, In2, In3, In4 đến đầu Out1, Out2 Đối với cặp đầu đầu vào (In, Out) tồn nhiều đường truyền khác tổng số lượng đường truyền thường lớn Chính mạch tổ hợp lớn việc xác định độ trễ phải thực hỗ trợ máy tính Ví dụ để xác định độ trễ hai đường truyền hình vẽ: đường qua cổng NOT, AND_4, NOR, AND_3, OR Đường qua cổng NOT, AND, OR_4, AND_4, OR_4 Độ trễ đường truyền tính độ trễ cổng qua cộng với độ trễ dây dẫn (TWrite) T1 = TNOT + TAND_4 + TNOR + TAND_3 + T AND_3 + TWire1 T2 = TNOT + TAND + TOR_4 + TAND_4 + T OR_4 + TWire2 Do độ trễ cổng nhiều đầu vào lớn độ trễ cổng đầu vào nên số cổng qua đường truyền đường truyền có độ trễ lớn đường Các đường truyền có độ trễ lớn gọi Critical paths Các đường truyền cần đặc biệt quan tâm trình tối ưu hóa độ trễ vi mạch 1.6 Mạch logic Mạch logic dãy (Sequential logic circuits) gọi mạch logic vi mạch số mà tín hiệu thời điểm khơng phụ thuộc vào tổ hợp tín hiệu đầu vào thời điểm mà cịn phụ thuộc vào tín hiệu vào thời điểm trước Hiểu cách khác mạch dãy ngồi phần tử tổ hợp có chứa phần tử nhớ lưu trữ lớn trạng thái mạch Tham số thời gian mạch tính khác với mạch tổ hợp, khác biệt có quan hệ mật thiết với đặc điểm tín hiệu đồng Clock Ví dụ với mạch điển hình Mạch tạo từ hai lớp ghi sử dụng Flip-flop A B, trước sau ghi ba khối logic tổ hợp Combinational logic 1, 2, 3, tham số thời gian cụ thể sau: Td1, Td2, Td3 Là thời gian trễ tương ứng khối mạch tổ hợp 1, 2, Tsa, Tsb thời gian thiết lập (Tsetup) hai Flipflop A, B tương ứng Chương mở đầu - Các khái niệm chung Tclk-q khoảng thời gian cần thiết để liệu đầu Q xác định sau thời điểm kích hoạt sườn Clock Tskew Đối với mạch đồng l{ tưởng điểm kích hoạt (sườn lên sườn xuống) xung nhịp Clock tới Flip-flop thời điểm Tuy thực tế tồn độ trễ hai xung Clock đến hai Flip-flop khác Tskew độ trễ lớn xung nhịp Clock đến hai Flip-flop khác mạch Thời gian chênh lệch lớn tín hiệu xung nhịp , thời gian trễ sinh độ trễ đường truyền xung Clock từ A đến B Trên thực tế Tskew hai Flip-flop liên tiếp có giá trị bé so với giá trị độ trễ khác bỏ qua, mạch cỡ lớn số lượng Flip-flop nhiều phân bố xa giá trị Tskew có giá trị tương đối lớn D SET D Q SET Q Combinational logic3 Combinational logic2 Combinational logic1 CLR Q CLR Q Tskew Td1 Tsa Tclk-q Td2 Tsb Tclk-q Td3 Hình 1.9: Tham số thời gian mạch Những tham số cho phép tính tốn đặc trưng thời gian mạch là: - Thời gian trễ trước xung nhịp Clock đầu vào Tinput_delay = Td1 + Tsa - Thời gian trễ sau xung nhịp Clock đầu Toutput_delay = Td3 + Tclk_q - Chu kz tối thiểu xung nhịp Clock, khoảng thời gian tối thiểu đảm bảo cho liệu mạch xử lý truyền tải hai lớp ghi lien tiếp mà khơng xảy sai sót Nếu xung nhịp đầu vào có chu kz nhỏ Tclk_min mạch hoạt động theo thiết kế Tclk_min = Tclk-q + Td2 + Tsb + Tskew Chương mở đầu - Các khái niệm chung 10 selm: process (Sel, ma2, mb2) begin if Sel = '1' then mSh