Motorola là hãng đi tiên phong trong việc thiết kế, chế tạo các bộ xử lý tín hiệu số. Bộ xử lý tín hiệu số DSP56307EVM của Motorola gồm các khối chức năng chính như sau:
Bộ xử lý tín hiệu 24 bít DSP56307.
Bộ nhớ mở rộng FSRAM và bộ nhớ flash PEROM. Codec CS4218. Mạch chuyển đổi lệnh (a) (b) Hình 4.29. DSP56307EVM. (a) Kít DSP56307EVM
(b) Sơ đồ khối DSP56307EVM
4..3.1.1. Nhân DSP56307
Nhân DSP56307 thực hiện được 100 triệu câu lệnh trong 1s và là thành phần chính trong kít DSP56307EVM, bao gồm các khối như sau:
Đơn vị logic và số học ALU (Arithmetic Logic Unit). Đơn vị tạo địa chỉ AGU (Address Generation Unit).
Đơn vị điều khiển chương trình PCU (Program Control Unit).
Mạch tạo xung đồng hồ và vòng khoá pha PLL (Phase-Locked Loop). Bộ mô phỏng on chip OnCE (On-Chip Emulation) và JTAG TAP. Bộ nhớ.
4..3.1.2. Cổng song song HI08
HI08 Host Port là một thiết bị ngoại vi của họ DSP56307 cung cấp một sự mở rộng byte, bộ đệm kép, cổng song song để kết nối với thế giới bên ngoài. Bus dữ liệu của HI08 có 8 bít mở rộng cho phép truyền dữ liệu 8 bít, 16 bít và 24 bít. Các chân của cổng HI08 có thể hoạt động trong chế độ vào ra đa năng (GPIO) với 16 chân vào/ra.
Các thanh ghi dùng trong chế độ GPIO
Cổng song song HI08 có rất nhiều thanh ghi với chức năng khác nhau. Dưới đây chỉ liệt kê các thanh ghi và các bít dùng trong chế độ GPIO phục vụ cho việc tạo mã ICAO.
4.3.1.2.1. Thanh ghi điều khiển cổng (HPCR)
HPCR là thanh ghi đọc/viết 16 bít dùng để DSP điều khiển chế độ hoạt động của HI08. Các bít không sử dụng được đọc và ghi giá trị 0.
Cho phép cổng GPIO (HGEN) bít 0
Khi bít HGEN được đặt tín hiệu được cấu hình trong chế độ GPIO, trong trường hợp bít này bị xoá sẽ thoát khỏi chế độ GPIO, khi đó các đầu ra ở trạng thái trở kháng cao, các đầu vào bị ngắt.
Cho phép host (HEN) bít 6
Khi bít này được đặt HI08 hoạt động trong chế độ giao diện chủ. Nếu xoá về 0 các chân HI08 hoạt động như các chân GPIO. Khi đó, hướng dữ liệu cũng như mức điện áp của các chân GPIO này được quy định bởi hai thanh ghi HDDR và HDR.
4.3.1.2.2. Thanh ghi hướng dữ liệu HDDR
Thanh ghi HDDR điều khiển hướng truyên của dữ liệu trong chế độ GPIO. Nếu bít DRxx trong thanh ghi HDDR được đặt, các chân tương ứng của HI08 là chân ra, khi xoá bít thì các chân tương ứng là chân vào.
4.3.1.2.3. Thanh ghi dữ liệu HDR
Thanh ghi HDR lưu trữ giữ liệu tương ứng với các chân HI08 khi hoạt động trong chế độ GPIO. Chức năng của các các bít Dxx trong thanh ghi HDR phụ thuộc vào các bít tương ứng trong thanh ghi HDDR.
Hình 4.31 là một phần của mã ICAO trong một chu kỳ được quan sát trên dao động ký Agilent 54642A. Phần sau của dãy mã là chuỗi dữ liệu dùng để trao đổi thông tin giữa trạm quản lý không lưu và máy bay. Đoạn mã được phát ra hoàn toàn giống với lý thuyết đã nêu. Trong đó các xung P1, P2 có độ rộng xung là 0.8μs, cách nhau 2μs. Xung P6 có độ rộng xung hoặc là 16.25μs hoặc 30.25μs tuỳ thuộc dữ liệu là 56 hay 112 bít. Các xung dữ liệu có độ rộng là 0.25μs.
Hình 4.31. Một đoạn mã ICAO chế độ S được tạo bởi kít DSP56307EVM.