2.3.1. SDR SDRAM2.3.1.1. Khái quát. 2.3.1.1. Khái quát.
SDR SDRAM là một loại của SDRAM, duy nhất dữ liệu tốc độ SDRAM có thể chấp nhận một lệnh và chuyển một từ dữ liệu.
trên mỗi chu kỳ đồng hồ. Tần số đồng hồ điển hình là 100 và 133 MHz. Chip được thực hiện với một loạt các kích thước bus dữ liệu (phổ biến nhất là 4, 8 hoặc 16 bit), nhưng các chip được lắp ráp vào DIMM 168-pin đọc hoặc viết 64 (không ECC) hoặc 72 (ECC) bit tại một thời điểm.
Sử dụng bus dữ liệu phức tạp và do đó đòi hỏi một mạch điều khiển phức tạp DRAM. Điều này là bởi vì dữ liệu bằng văn bản để DRAM phải được trình bày trong chu kỳ giống như lệnh ghi, nhưng đọc ra 2 hoặc 3 chu kỳ sau khi lệnh đọc. Bộ điều khiển DRAM phải đảm bảo rằng bus dữ liệu là không bao giờ cần thiết để đọc và ghi cùng một lúc.
Điển hình SDR SDRAM tốc độ đồng hồ là 66, 100, và 133 MHz (thời gian 15, 10, và 7, 5 ns). Tốc độ xung nhịp 150 MHz có sẵn cho những người đam mê thực hiện.
Hình 2.4. 64 MB bộ nhớ âm thanh của Sound Blaster X-Fi Fatal1ty Pro sử dụng hai Micron 48LC32M8A2-75 C SDRAM chip làm việc tại 133 MHz (7, 5 ns) 8-bit
2.3.1.2. SDRAM tín hiệu điều khiển.
Tất cả các lệnh được thời gian tương đối để tăng cạnh của một tín hiệu đồng hồ. Ngoài đồng hồ, có 6 tín hiệu điều khiển, chủ yếu là hoạt động thấp, đã được lấy mẫu trên các cạnh tăng của đồng hồ:
CKE Clock Enable. Khi tín hiệu này là thấp, chip hoạt động như là đồng hồ đã ngừng. Không có lệnh này được giải thích và thời gian trễ lệnh không trôi qua. Nhà nước của các dòng điều khiển khác không có liên quan. Hiệu lực của tín hiệu này là thực sự chậm trễ của một chu kỳ đồng hồ. Đó là, các chu kỳ đồng hồ hiện tại tiến hành như bình thường, nhưng chu kỳ đồng hồ sau đây bị bỏ qua, trừ trường hợp kiểm tra đầu vào CKE một lần nữa. Hoạt động bình thường trở lại trên các cạnh tăng của đồng hồ sau khi một trong những nơi CKE được lấy mẫu cao.
Nói cách khác, tất cả các hoạt động chip khác được tính thời gian
tương đối để tăng cạnh của một đồng hồ đeo mặt nạ. Đồng hồ đeo mặt nạ là hợp lý và đồng hồ đầu vào và trạng thái của tín hiệu trong quá trình tăng cạnh trước của đồng hồ đầu vào CKE.
/ CS Chip Select. Khi tín hiệu này là cao, chip bỏ qua tất cả các yếu tố đầu vào khác (trừ CKE), và đóng vai trò như một lệnh NOP nhận được.
DQM dữ liệu Mask. (Chữ Q xuất hiện bởi vì, theo quy ước logic kỹ thuật số, dòng dữ liệu được gọi là "DQ" dòng), những tín hiệu ngăn
chặn dữ liệu I / O. Khi đi kèm với dữ liệu ghi, dữ liệu được không thực sự bằng văn bản cho các DRAM. Khi khẳng định cao hai chu kỳ trước khi một chu kỳ đọc, đọc dữ liệu không phải là đầu ra từ chip. Có là một trong DQM dòng cho mỗi 8 bit trên một chip bộ nhớ x16 hoặc DIMM.
/ RAS Row Address Strobe. Mặc dù cái tên này không phải là một nhấp nháy, nhưng thay vì chỉ đơn giản là một chút lệnh. Cùng với / CAS và / CHÚNG TÔI, lựa chọn một trong 8 lệnh.
/ Địa chỉ cột CAS Strobe. Mặc dù cái tên này không phải là một nhấp nháy, nhưng thay vì chỉ đơn giản là một chút lệnh. Cùng với / RAS và / CHÚNG TÔI, lựa chọn một trong 8 lệnh.
/ CHÚNG TÔI Viết cho phép. Cùng với RAS / và / CAS, lựa chọn một trong 8 lệnh. Điều này thường phân biệt giống như đọc lệnh từ viết giống như lệnh.
Các thiết bị SDRAM nội bộ được chia thành 2 hoặc 4 bank dữ liệu nội bộ độc lập. Một hoặc hai bank đầu vào địa chỉ (ba0 và BA1) chọn bank một lệnh hướng đến.
Nhiều lệnh cũng sử dụng một địa chỉ trình bày trên các chân đầu vào địa chỉ. Một số lệnh, có hoặc không sử dụng một địa chỉ, hoặc trình bày một địa chỉ cột, cũng sử dụng A10 để lựa chọn các biến thể.
: / CS / RAS / CAS / CHÚNG TÔI BA n A10 A n Lệnh H x x X x x x Lệnh hạn chế (không hoạt động) L H H H x x x Không hoạt động L H H L x x x Chấm dứt Burst: ngăn chặn một vụ nổ đọc, hay không nổ viết trong tiến trình.
L H L H bank L cột Đọc: Đọc một sự bùng nổ của dữ liệu từ hàng hiện đang hoạt động.
L H L H bank H cột
Đọc với Precharge tự động: Như trên, và Precharge (đóng hàng)
L H L L bank L cột Viết: Viết một sự bùng nổ của dữ liệu hàng hiện đang hoạt động.
L H L L bank H cột
Viết với Precharge tự động: Như trên, và Precharge (đóng hàng) khi thực hiện xong.
L L H H bank hàng Hoạt động (kích hoạt) : mở một hàng cho Đọc và Viết lệnh. L L H L bank L x Precharge: Tắt hàng hiện tại của bank lựa chọn. L L H L x H x Precharge tất cả: Tắt hàng hiện tại của tất cả các bank.
L L L H x x x
Tự động làm mới: Làm mới một hàng của từng bank, bằng cách sử dụng một truy cập nội bộ. Tất cả các bank phải được sạc sẵn.
L L L L 0 0 chế độ
Tải chế độ đăng ký: A0 qua A9 được nạp cấu hình chip DRAM. Các thiết lập quan trọng nhất là độ trễ CAS (2 hoặc 3 chu kỳ) và (adsbygoogle = window.adsbygoogle || []).push({});
chiều dài bùng nổ (1, 2, 4 hoặc 8 chu kỳ)
Bảng 2.1. Các lệnh dùng trong SDRAM
DDRx khác nhau SDRAM tiêu chuẩn cơ bản sử dụng lệnh tương tự, với các bổ sung nhỏ. Đăng ký chế độ bổ sung được phân biệt bằng cách sử dụng các bit địa chỉ bank, và bit địa chỉ một bank thứ ba được thêm vào.
A 512 MB SDRAM DIMM (trong đó có 512 MiB = 512 × 2 20 byte = 536. 870. 912 byte chính xác) có thể được thực hiện 8 hoặc 9 SDRAM chip, mỗi 512 có chứa M bit lưu trữ, và mỗi 1 góp phần 8 bit 64 các của DIMM - hoặc chiều rộng 72-bit. Một điển hình 512 Mbit SDRAM chip bên trong chứa 4 độc lập 16 bank bộ nhớ Mbyte. Mỗi bank là một mảng của 8192 hàng 16. 384 bit mỗi. Một bank hoặc nhàn rỗi, hoạt động, hoặc thay đổi từ một đến khác.
Active lệnh kích hoạt một bank nhàn rỗi. Nó trình bày một địa chỉ bank 2-bit (ba0 BA1) và một địa chỉ hàng 13-bit (A0 A12), và gây ra một chi của dòng đó vào mảng bank của tất cả 16. 384 bộ khuếch đại các cột. Điều này còn được gọi là "mở" hàng. Hoạt động này có tác dụng phụ làm mới (điện dung) các tế bào lưu trữ bộ nhớ động của hàng đó.
Một khi hàng đã được kích hoạt hoặc "mở", Đọc và viết lệnh là có thể để dòng đó. Yêu cầu kích hoạt một số lượng tối thiểu của thời gian, được gọi là sự chậm trễ hàng cột hoặc hàng trước khi đọc hoặc viết cho nó có thể xảy ra. Thời gian này, làm tròn lên đến nhiều tiếp theo của thời kỳ đồng hồ, xác định số lượng tối thiểu của chu kỳ chờ đợi giữa một lệnh đăng nhập, và một Đọc Viết lệnh. Trong những chu kỳ chờ đợi, các lệnh bổ sung có thể được gửi đến các bank khác, bởi vì mỗi bank hoạt động hoàn toàn độc lập.
Cả hai đọc và ghi các lệnh yêu cầu một địa chỉ cột. Bởi vì mỗi chip truy cập 8 bit dữ liệu tại một thời điểm, có 2. 048 cột địa chỉ có thể do đó đòi hỏi chỉ có 11 dòng địa chỉ (A0 A9, A11).
Khi đọc một lệnh được ban hành, SDRAM sẽ sản xuất các dữ liệu đầu ra tương ứng trên các đường DQ trong thời gian cho các cạnh lên của đồng hồ 2 hoặc 3 chu kỳ đồng hồ sau (tùy thuộc vào cấu hình độ trễ CAS). Từ tiếp theo của cụm sẽ được sản xuất trong thời gian cho các cạnh đồng hồ sau đó tăng lên.
Một lệnh Write được đi kèm bởi các dữ liệu được viết bằng điều khiển trên các đường DQ trong cạnh đồng hồ cùng một gia tăng. Đây là nhiệm vụ của bộ điều khiển bộ nhớ để đảm bảo SDRAM không được điều chỉnh đọc dữ liệu trên các dòng DQ cùng một lúc mà nó cần phải điều chỉnh ghi dữ liệu trên các đường dây. Điều này có thể được thực hiện bằng cách chờ đợi cho đến khi việc đọc đã kết thúc, chấm dứt việc đọc, hoặc bằng cách sử dụng dòng điều khiển DQM.
đến như một hoạt động "Precharge", hoặc "close" hàng. Precharge có thể được chỉ huy một cách rõ ràng, hoặc nó có thể được thực hiện tự động tại các kết luận của đọc hoặc viết hoạt động. Một lần nữa, có một thời gian tối thiểu, sự chậm trễ Precharge hàng, t RP, mà phải trôi qua trước khi bank đó là hoàn toàn nhàn rỗi và nó có thể nhận được một lệnh kích hoạt.
Mặc dù làm mới hàng là một tác dụng phụ tự động kích hoạt nó, có một thời gian tối thiểu cho điều này xảy ra, mà đòi hỏi phải có một hàng truy cập tối thiểu thời gian t RAS sự chậm trễ giữa Active một lệnh mở một hàng, và Precharge lệnh tương ứng đóng nó. Giới hạn này thường được so mong muốn đọc và viết các lệnh để hàng, vì vậy giá trị của nó ít có.
2.3.1.4. Lệnh tương tác.
Các lệnh không hoạt động được cho phép.
Chế độ lệnh tải đăng ký yêu cầu rằng tất cả các bank được nhàn rỗi, và sự chậm trễ sau đó cho những thay đổi có hiệu lực.
Các lệnh tự động làm mới cũng yêu cầu rằng tất cả các bank được nhàn rỗi, và một chu kỳ làm mới thời gian t RFC để trả lại con chip vào trạng thái nhàn rỗi. (Thời gian này thường là bằng RCDt + t RP.)
Các lệnh khác được phép vào một bank nhàn rỗi là lệnh hoạt động. Này có, như đã đề cập ở trên, t RCD trước khi hàng là hoàn toàn mở và có thể chấp nhận đọc và viết các lệnh.
Khi một bank mở cửa, có bốn lệnh cho phép đọc, viết, vỡ chấm dứt, và Precharge. Đọc và viết các lệnh bắt đầu bùng nổ, có thể bị gián đoạn bởi các lệnh sau đây.
2.3.2. DDR SDRAM 2.3.2.1. Khái quát
DDR-SDRAM : Ta có 3 loại bộ nhớ DDR, DDR2 và DDR3.
DDR là viết tắt của Tốc độ dữ liệu gấp đôi – Double Data Rate , tức truyền được hai khối dữ liệu trong một xung nhịp. Trước khi bắt đầu, bạn cần biết rằng DDR, DDR2 và DDR3 đều dựa trên thiết kế SDRAM , tức là sử dụng tín hiệu xung nhịp để đồng bộ hóa mọi thứ. Như vậy bộ nhớ DDR
có tốc độ truyền dữ liệu cao gấp đôi so với những bộ nhớ có cùng tốc độ xung nhịp nhưng không có tính năng này ( được gọi là bộ nhớ SDRAM).
Hình 2.5. DDR (DDR cũng sử dụng giao diện DIMM như SDRAM, nhưng có tới 184 chân và chỉ có 1 khe cắt. Nó cũng dùng một kênh đơn như SDRAM nên có thể chạy độc lập, từng thanh một)
Nhờ tính năng này mà trên nhãn của những thanh nhớ thường ghi tốc độ tốc gấp đôi so với tốc độ đồng hồ xung nhịp thực . Ví dụ bộ nhớ DDR2-800 làm việc ở tốc độ 400 MHz, DDR2-1066 và DDR3-1066 làm việc ở tốc độ 533 MHz, DDR3-1333 ở 666.6 MHz … Cần nhớ rằng các tốc độ xung nhịp này là tốc độ tối đa mà bộ nhớ chính thức có được; chứ không thể tự động chạy ở những tốc độ như vậy. Ví dụ, nếu bạn dùng bộ nhớ DDR2-1066 lên một máy tính chỉ có thể (hoặc bị cấu hình nhầm) truy cập hệ thống ở tốc độ 400 MHz (800 MHz DDR), thì những bộ nhớ này chỉ có thể truy cập tại 400 MHz (800 MHz DDR) chứ không phải 533 MHz (1,066 MHz DDR). Đó là do tín hiệu xung nhịp được mạch điều khiển bộ nhớ cung cấp, mà mạch điều khiển bộ nhớ lại nằm ngoài bộ nhớ (trong Chip NorthBridge ở bo mạch chủ hoặc tích hợp bên trong CPU, tùy vào từng hệ thống ).
Trên lý thuyết, bộ nhớ DDRx-yyyy (trong đó x là thế hệ công nghệ, còn yyyy là tốc độ xung nhịp DDR) chỉ có thể sử dụng cho chip bộ nhớ.
Những thanh nhớ ( Module ) — bảng mạch điện tử nhỏ gắn những Chip nhớ — sử dụng một cái tên khác: PCx-zzzz, trong đó x là thế hệ công nghệ, còn zzzz là tốc độ truyền tải tối đa trên lý thuyết (còn gọi là băng thông tối đa). Con số này cho biết bao nhiêu Byte dữ liệu có thể được truyền từ mạch điều khiển bộ nhớ sang Module bộ nhớ trong mỗi xung
Bài toán này rất dễ giải bằng cách nhân xung nhịp DDR tính bằng MHz với 8, ta sẽ có tốc độ truyền tải tối đa trên lý thuyết tính bằng MB/giây. Ví dụ, bộ nhớ DDR2-800 có tốc độ truyền tải tối đa trên lý thuyết là 6,400 MB/giây (800 x và Module bộ nhớ mang tên PC2-6400. Trong một số trường hợp, con số này được làm tròn. Ví dụ như bô nhớ DDR3-1333 có tốc độ truyền tải tối đa trên lý thuyết là 10,666 MB/giây nhưng module bộ nhớ của nó lại có tên PC3-10666 hoặc PC3-10600 tùy nhà sản xuất. Cần phải hiểu rằng những con số này chỉ là số tối đa trên lý thuyết, và trên thực tế chúng không bao giờ đạt đến, bởi bài toán chúng ta đang tính có giả thiết rằng bộ nhớ sẽ gửi dữ liệu đến mạch điều khiển bộ nhớ theo từng xung nhịp một, mà điều này thì không xảy ra. Mạch điều khiển bộ nhớ và bộ nhớ cần trao đổi lệnh (ví dụ như lệnh hướng dẫn bộ nhớ gửi dữ liệu được chứa tại một vị trí nhất định) và trong suốt thời gian này bộ nhớ sẽ không gửi dữ liệu.
Trên đây là lý thuyết cơ bản về bộ nhớ DDR, hãy đến với những thông tin cụ thể hơn.
2.3.2.2.Tốc độ
Một trong những khác biệt chính giữa DDR, DDR2 và DDR3 là tốc độ truyền dữ liệu lớn nhất của từng thế hệ. Dưới đây là danh sách tốc độ chung nhất cho từng thế hệ. Một số nhà sản xuất đã tạo ra được những loại chip lớn hơn cả tốc độ trong bảng–ví dụ như các bộ nhớ đặc biệt (adsbygoogle = window.adsbygoogle || []).push({});
hướng tới giới overclock. Những xung nhịp có đuôi 33 hoặc 66MHz thực ra đã được làm tròn (từ 33.3333 và 66.6666).
Bảng 2.2. Tốc độ của những bộ nhớ DDR,DDR2,DDR3
2.3.2.3. Điện áp
Bộ nhớ DDR3 hoạt động ở điện áp thấp hơn so với DDR2, DDR2 lại dùng điện áp thấp hơn DDR. Như vậy bộ nhớ DDR3 sẽ tiêu thụ ít điện hơn DDR2, và DDR2 tiêu thụ ít hơn DDR.
Thường thì bộ nhớ DDR sử dụng điện 2.5 V, DDR2 dùng điện 1.8 V và DDR3 là 1.5 V (mặc dù các module cần đến 1.6 V hoặc 1.65 V rất phổ biến và những chip chỉ yêu cầu 1.35 V trong tương lai cũng không phải là hiếm). Một số module bộ nhớ có thể yêu cầu điện áp cao hơn, nhất là khi bộ nhớ hỗ trợ hoạt động như bộ nhớ để overclock.
2.3.2.4.Thời gian trễ
Thời gian trễ là khoảng thời gian mà mạch điều khiển bộ nhớ phải đợi từ lúc yêu cầu lấy dữ liệu cho đến lúc dữ liệu thực sự được gửi tới đầu ra . Nó còn được gọi là CAS Latency hoặc đơn giản là CL. Con số này được viết theo đơn vị chu kỳ xung nhịp. Ví dụ một bộ nhớ có CL3 tức là mạch điều khiển bộ nhớ phải đợi 3 chu kỳ xung nhịp từ lúc truy vấn cho đến khi dữ liệu được gửi. Với một bộ nhớ CL5, mạch điều khiển bộ nhớ phải đợi 5 chu kỳ xung nhịp . Vì thế cần sử dụng những Module có CL thấp nhất có thể.
Bộ nhớ DDR3 có nhiều chu kì xung nhịp trễ lớn hơn bộ nhớ DDR2, và DDR2 lại có nhiều chu kì xung nhịp trễ cao hơn DDR. Bộ nhớ DDR2 và DDR3 còn có thêm một chỉ số nữa gọi là AL (Thời gian trễ bổ sung –
Additional Latency ) hoặc đơn giản là A. Với bộ nhớ DDR2 và DDR3, tổng thời gian trễ sẽ là CL+AL. May thay gần như toàn bộ các bộ nhớ DDR2 và