III. Phân tích cấu trúc chức năng phần cứng của tổng đài A1000E
1.3.1 Cấu trúc tổng quan của một trạm đa xử lý
Hình3.6 : Cấu trúc một trạm đa xử lýBUS BSM
Couper Hay Bộ nhớ Hay Bộ xử lý Giao tiếp BL Giao tiếp BSM Bộ nhớ riêng B ộ xử lý Giao tiếp BL Giao tiếp BSM Vùng nhớ cục bộ Vùng nhớ chung Giao tiếp BSM BUS BL
Một trạm đa xử lý trong tổng đài A1000 E10 thờng đợc xây dựng xung quanh hệ thống đa xử lý A8300,hệ thống này gồm:
− Một hay nhiều bộ đấu nối(Coypler)
− Một hay nhiều bộ xử lý
− Đấu nối với nhau bằng BUS
− Thông tin qua bộ nhớ chung
Thông tin hai chiều giữa các hệ thống do hệ thống cơ sở (HYP) chỉ đạo Trong cấu trúc này bộ nhớ chia làm hai vùng:
− Vùng nhớ cục bộ
− Vùng nhớ chung:Vùng nhớ chung đợc chia thành nhiều vùng nhỏ ,với địa chỉ riêng biệt của từng vùng ,tơng ứng với địa chỉ truy nhập của từng àp trên BUS,nhằm tránh xung đột
1.3.2 Cấu trúc của một trạm điều khiển chính (xem hình 3.7)
Hình 3.7 : Cấu trúc chức năng của trạmMC
Trạm điều khiển chính SMC bao gồm
− Một bộ đấu nối CMP
− Một bộ xử ký chính PUP
− Một bộ nhớ chung MC
CMP PUP MC PUS1 PUS4
CMS1 CMS4
BUS BSM
MAS1 MAS1
MIS1
− 1-4 bộ xử lý phụ PUS
− 1- 4 bộ đấu nối phụ CMS
1.3.3 Cấu trúc phần cứng của trạm điều khiển chính (xem hình 3.8)
Hình 3.8 : Cấu trúc phần cứng trạm SMC
Trạm điều khiển chính SMC đợc tổ chức xung quanh BUS giữa các trạm đa xử lý BSM 16 bit.Các bản mạch in nối tới BSM để trao đổi thông tin với nhau
− Trong SMC có 13 bảng mạch in nối tới BSM:
− Một bảng mạch ACAJA kết hợp với một bản mạch in ACAJB làm nhiện vụ quản lý việc trao đổi thông tin giữa MIS với các phần tử trên BUS BSM của trạm SMC
− 1 đến 4 bảng mạch in ACAJA kết hợp với 1 đến 4 mạch in ACAJB để quản lý việc trao đổi giữa MAS với các phần tử trên BUS BSM của trạm SMC
− 1 đến 3 bảng mạch in ACMCQ(hoặc một bảng mạch in ACMCS) thực hiện chức năng là bộ nhớ chung
− Một bảng mạch in ACUTR thực hiện chức năng xử lý chính PUP Vòng cảnh báo MAL A C A J B A C A J A A C U T R A C M C S A C U T R A C U T R ACAL C V C V CMP
PUP MC PUS1 PUS4 MIS 5V 5V A C A J A A C A J B A C A J A A C A JB CMS4 CMS1 MAS1 MAS4 Phân phối kép 48V CMP BSM
− 4 bảng mạch in ACUTR thực hiện chức năng xử lý phụ PUS
Bảng mạch in ACALA không đợc nối với BUS BSM mà nối với mạch vòng cảnh báo MAL để thu thập và chuyển cảnh báo nguồn từ trạm SMC đến cho trạm SMM xử lý.
a) Bảng xử lý ACUTR
Chức năng và vị trí của ACUTR (xem hình 3.9)
Bảng mạch ACUTR trong hệ thống OCB283 đợc tổ chức xung quanh
con vi xử lý 68020(ACUTR3)
hoặc vi xử lý 68030(ACUTR4),là một đơn vị xử lý cho các trạm đa xử lý đợc gọi là bộ xử lý chính PUP
Hình 3.9 : Vị trí của ACUTR
Bảng mạch in ACUTR đợc đấu nối với
• BUS BSM
• BUS nội bộ BL trong trờng hợp là bộ xử lý chính PUP
Một trạm điều khiển có thể có một hay nhiều bảng mạch in ACUTR nối với BUS BSM ,để truyền dữ liệu tới các mạch nhớ ACMCQ hay ACMCS
Đấu nối tới Bus trạm đa xử lý BSM xảy ra ở chế độ 16 bit (địa chỉ của nó nhỏ hơn 16 Mbyte) hoặc ở chế độ 32 bít (địa chỉ của nó lớn hơn 16 Mbyte). Chế độ 32 bít cho phép bộ xử lý 68020 đợc hoạt động hết khả năng (32 bít địa chỉ và 32 bít dữ liệu). Chế độ này đợc sử dụng một cách tự động khi địa chỉ đợc phát đi bởi bộ vi xử lý vợt quá 16 Mbyte
Tổ chức chung của ACUTR
Một bộ xử lý 32 bít làm việc ở tần số:
− Bộ xử lý 68020 của Motorola hoạt động ở 15,6 Mhz (ACUTR3) Bộ xử lý
khác (ACUTR4)ACUTR3 ACMCS
BUS BL
Bộ xử lý 68020 có thể truy nhập vào :
− Một bộ nhớ EPROM 128 Kbyte (Bộ nhớ chỉ đọc có thể xoá và lập trình).
− Một bộ nhớ DRAM (bộ nhớ truy nhập tự do) 4Mbyte đối với ACUTR3 hoặc 16 Mbyte đối với ACUTR4).
− Các thanh ghi (vị trí nhớ có độ dài 1 đến 2 từ dành cho các mục đích đặc biệt nh lu địa chỉ hoặc số liệu cần xử lý).
− Một giao tiếp bus nội bộ BL
− Một giao tiếp bus trạm đa xử lý đợc cấp bởi dãy cổng BSM
− Một vùng đấu nối đợc sắp xếp trong dãy cổng BSM.
Hình 2.8 : Giao tiếp giữa các trạm
b)Bảng nhớ chung 16 bit Mb ACMCS
Chức năng và vị trí của bảng nhớ ACMCS
Bảng mạch in ACMCS là bộ nhớ chung trong trạm điều khiển của OCB283.ACMCS đợc bảo vệ bằng mật mã tự sửa sai và có thể truy nhập thông qua BUS BSM và BL
Bảng mạch in ACMCS giao tiếp với :
Giao tiếp BL 680 x 0 EPROM 128 Kb DRAM x Mb Các thanh ghi Giao tiếp BSM BUS BL BUS BSM
− BUS BSM với việc xâm nhập có u tiên .BUS số liệu là BUS 16-Bit dành cho các địa chỉ nhỏ hơn 16 Mb còn loại 32 bit dành cho các địa chỉ nằm trong khoảng 16Mb tới 4Gb. Để hoạt động bảng mạch in cần phải nối tới bảng xử lý chính qua BSM
− BUS có khả năng truy nhập nhanh (DMA) tới bảng chủ.Bus số liệu này là một BUS 32 bit nhng nó chỉ có khả năng truy nhập tới các địa chỉ nhỏ hơn 16 bit. Bảng mạch in này không nhất thiết đòi hỏi một tuyến đấu nối với bảng mạch chủ thông qua BL
Tổ chức tổng quan của bảng mạch ACMCS
Bảng mạch in ACMCS bao gồm các thành phần cơ bản sau :
− Các giao diện với BSM và BL.Có một vùng địa chỉ đặc biệt chỉ có thể truy nhập thông qua BSM gọi là vùng liên kết gói(lonk-pack area).nó gồm có :
Các thanh ghi lệnh và thanh ghi trạng thái
Các bộ lọc và biên dịch địa chỉ
− 128 khối nhớ với mỗi khối 128,truy nhập thông qua BSM và BL
− Điều khiển truy nhập từng phần
c) Các bảng kết nối – Coupler ACAJA/ACAJB
Chức năng và vị trí của bảng kết nối :( xem hình 3.10)
Hình 3.10 : Vị trí của ACAJA/ACAJB
Bộ nối đợc tổ chức trên cơ sở 1 con xử lý 68020 và tạo cho nó có khả năng nối 1 trạm mà trạm này gồm 1 bus trạm đa xử lý tới 1 vòng ghép thông tin (token ring). Bộ nối này đợc liên hợp với các phần mềm thích hợp và thực hiện
Bảng ACAJB Bảng ACAJA Bảng ADAJ Các thành phần khác của trạm AAISM AAISM BL Vòng A Vòng B BUS BSM Đấu nối mạch vòng
đấu nối tới 1 vòng ghép liên trạm (MIS) hay 1 vòng ghép thâm nhập trạm điều khiển chính (MAS).
Bộ nối có thể phục vụ nh 1 bộ điều khiển trạm đối với các hoạt động khởi tạo và nạp phầm mềm. Nếu nó thực hiện chức năng nh vậy thì nó đợc đề cập đến nh là 1 "Bộ nối ghép chính" (CMP), ngợc lại nó đợc đề cập tới nh 1 " Bộ nối ghép thứ cấp" (CMS).
Tổ chức tổng quát của bộ kết nối
Bảng mạch ACAJA đợc tổ chức trên cơ sở bộ vi xử lý 32 bit 68020 của Motorola hoạt động ở 15.6 Mhz. Bộ vi xử lý 68020 có thể thâm nhập vào :
− 128 Kbyte EPROM
− 4 Mbyte DRAM
− Các thanh ghi (ICMAT, ICLOG )…
− 1 giao tiếp Bus trạm đa xử lý đợc cấp bởi một dãy cổng bus trạm đa xử lý.
− Một vùng kết nối đợc sắp xếp bên trong dãy cổng Bus trạm đa xử lý.
Hai bộ phối ghép vòng tín hiệu : 1 bộ đợc đặt ở ACAJA và 1 bộ khác trên ACAJB.
Hai bảng này đợc đấu nối với nhau thông qua 1 bus riêng ở sau giá máy. Nguồn cấp cho 2 bảng mạch là riêng rẽ, để bảo đảm không xảy ra sự nhiễu loạn đồng thời của 2 vòng trong trờng hợp có sự cố về nguồn.
Bảng ACAJB cũng tạo cho nó khả năng đọc số trạm (địa chỉ vật lý = APSM).
2. Ma trận chuyển mạch MCX
2.1 Vai trò của hệ thống ma trận chuyển mạch CCX
Hệ thống ma trận chuyển mạch thiết lập đấu nối các kênh miền thời gian (các khe thời gian) cho các đơn vị truy nhập thuê bao gần (CSNL) và các trạm điều khiển thiết bị phụ trợ (SMA) và các trạm điều khiển trung kế (SMT). Cụ thể, hệ thống điều khiển ma trận thực hiện :
− Đấu nối đơn hớng giữa bất kỳ kênh đầu vào nào (VE) tới bất kỳ kênh đầu ra nào (VS). Càng có nhiều cuộc nối đồng thời thì càng có nhiều kênh đầu ra.
− Đấu nối N kênh đầu vào thuộc về cùng 1 cấu trúc khung của bất kỳ khung ghép nào tới N kênh ra thuộc về cùng cấu trúc khung, tuân theo liên kết và sắp xếp trình tự các khung thu đợc. Chức năng này đợc nói đến nh là đấu nối Nx64 Kbít/s.
− Một cuộc nối song hớng giữa đầu cuối A (phía gọi) và đầu cuối B (phía bị gọi) diễn ra ở dạng 2 cuộc nối đơn hớng.
Hệ thống ma trận chuyển mạch bảo đảm :
− Chuyển mạch giữa thiết bị phụ trợ và các kênh thoại cho các hoạt động báo hiệu tần số âm thanh.
− Phân phối đồng thời các âm báo và các thông báo ghi sẵn cho từ 1 kênh ra trở lên.
− Chuyển mạch cố định cho các kênh mà các kênh này cung cấp các tuyến số liệu hay các tuyến báo hiệu số 7 giữa trung kế và trung kế hoặc giữa trung kế và trạm điều khiển thiết bị phụ trợ (SMA).
− Mỗi trạm SMX đợc cấu trúc thành hai mặt A và B hoạt động song song với nhau, các cuộc đấu nối đều đợc thực hiện đồng thời trên cả mặt A và B nên nếu một mặt bị sự cố thì việc đấu nối vẫn thực hiện bình thờng.
2.2 Tổ chức hệ thống ma trận chuyển mạch CCX
Hệ thống ma trận chuyển mạch gồm :
• Ma trận chuyển mạch chính :
− Chuyển mạch 16 bít, gồm 3 bít dự phòng
− Ma trận chuyển mạch 2048 x 2048 đờng ma trận với 1 tầng chuyển mạch thời gian.
− Modun chuyển mạch 64 đờng ma trận
• Chức năng lựa chọn nhánh :
− Lựa chọn
− Khuyếch đại
− Giao tiếp các trạm đấu nối (CSNL, SMT, SMA )…
− Giao tiếp phân phối thời gian
− Tốc độ 4 Mbit/s
− Module đấu nối 8 LR(Mỗi GLR gồm LR và 1 đờng đồng bộ)
Tất cả đợc cấu trúc kép hoàn toàn
Hình 2.10 : Tổ chức của CCX 2.3 Hoạt động của hệ thống ma trận chuyển mạch CCX
• Các đấu nối đ ợc thực hiện ở cả 2 nhánh.
− Lựa chọn nhánh hoạt động cho khe thời gian (TS) đợc thực hiện bằng cách so sánh các khe thời gian ra của mỗi nhánh.
− Ba bít điều khiển cho phép các chức năng sau đối với mỗi nhánh:
• Mang bít chẵn lẻ của khe thời gian, từ khối lựa chọn nhánh (SAB) vào tới SAB ra.
• Thiết lập, qua đ ờng ma trận, lựa chọn nhánh hoạt động.
• Giám sát đấu nối theo yêu cầu.
• Đo l ờng chất l ợng truyền dẫn theo yêu cầu.
− Việc giám sát hệ thống ma trận chuyển mạch đợc thực hiện nhờ phần mềm quản lý đầu nối (chức năng quản lý hệ thống ma trận GX).
− Năm bit trong số 8 bít thêm vào sẵn sàng cho sử dụng chuyển mạch ngoài băng. Ví dụ: truyền các tín hiệu liên quan tới các tuyến chuyên dụng. SAB SAB SMT SMA CSNL LA LA SAB SAB SMT SMA CSNL LA LA ACX B MCX A LR B LR A
Trạm hay CSNL Chuyển mạch chủ Trạm hay CSNL Hệ thống ma trận đấu nối (CCX)
2.4 Chọn lựa và khuếch đại nhánh SAB(xem hình 3.11)
Hình 3.11 : Chọn lựa và khuyếh đại nhánh SAB
SAB đợc đặt trong các giá mà các giá này có các thành phần đợc nối tới hệ thống ma trận chuyển mạch. Các thành phần này là các đơn vị truy nhập thuê bao gần, các trạm điều khiển trung kế và các trạm điều khiển thiết bị phụ trợ, đợc nói đến dới cái tên chung" Các đơn vị đấu nối" hay "UR".
Chức năng chính của đơn vị này (SAB) là thực hiện giao tiếp giữa UR và 2 nhánh, ma trận chuyển mạch chính a và b.
SAB thu và phát các tuyến thâm nhập (LA) tới từ các UR và tạo ra các
LR: (LRA cho MCXA và LRB cho MCXB
Các hoạt động xử lý đợc thực hiện bởi SAB là:
− Khuếch đại các đờng ma trận trên hớng phát và hớng thu. M C X M C X CAL CAL COMP COMP
Phía Phát Phía thu
SAB A SAB B SAB B SAB A LAE LAE LRE A LRE B SAB A SAB B LRS A LRS B CAL COMP Tính toán chẵn lẻ So sánh từng bit Kiểm tra chẵn lẻ
− Thích nghi 8/16 bits, giữ nguyên 8 bít/1 kênh.
− Xử lý 3 bít điều khiển.
− Lựa chọn nhánh.
− Giao tiếp phân phối thời gian giữa các UR và ma trận chuyển mạch chính.
− Giao tiếp thâm nhập trên hớng phát và hớng thu.
Modul thiết bị cho thực thể này là:
− 16 đờng LR cho SMT 2G và CSN.
− 8 đờng LR cho SMA, và SMT1G.
2.5 Ma trận chuyển mạch chính MCX
Ma trận chuyển mạch chính gồm 2 nhánh, nhánh A và nhánh B, và theo quan điểm phần cứng nó gồm các trạm điều khiển chính (SMX).
Hình vẽ dới đây, trình bày 1 nhánh của MCX, trạm SMX và ma trận chuyển mạch phân thời gian 2048 đờng vào và 256 đờng ra của SMX (hay ma trận 2048 x 256).
2.5.1 Một nhánh của MCX:(xem hình 3.12)
Một nhánh của MCX đợc trình bày trong hình vẽ dới đây. Trong cấu hình cực đại có 2048 đờng vào LRE và 2048 đờng ra LRS - gồm tới 8 SMX. Mỗi SMX tiếp nhận các tín hiệu thời gian bội ba (8 Mhz và đồng bộ khung) từ đơn vị cơ sở thời gian STS, và sau khi lựa chọn mức logic chính, sẽ phân phát thông tin thời gian và đồng bộ khung tới chuyển mạch và giao tiếp đờng ma trận ILR.
Mỗi trong số 8 SMX xử lý 256 LRE (đờng ma trận đầu vào) và 256 đờng ma trận đầu ra LRS (trong cấu hình rút gọn, 48 LRE và 48 LRS) trong các giao tiếp đờng ma trận (ILR). ở lối ra của ILR phía vào, các đờng LCXE có các chỉ số giống nhau đợc ghép vào cùng vị trí của tất cả các SMX. Mỗi ma trận phân thời gian có khả năng chuyển mạch bất kỳ khe thời gian nào trong số 2048 LRE tới bất kỳ khe thời gian nào trong số 256 LRS của nó (trong cấu hình rút gọn, bất kỳ khe thời gian nào trong số 48 LRE tới bất kỳ khe thời gian nào trong số 48 LRS của nó).
Các Module phần cứng là nh sau:
− 64 LR cho ma trận phân thời gian.
− 16 LR cho các giao tiếp đờng ma trận.
COUP MAT Hình 3.12: Cấu trúc một nhánh MCX 2.5.2 Trạm SMX ( xem hình 3.13) 1 Ma 2 Trận 3 0 42048 ì 5 256 7 8 246LRS COUP MAT CMP BSM 256LRE ILR ILR SMX1 0 255 M A S 0 255 1 Ma 2 Trận 3 1 4 2048 ì 5 256 7 8 256LRS COUP MAT CMP BSM 256LRE ILR SMX2 256 511 M A S 256 511 1 Ma 2 Trận 3 7 4 2048ì 5 256 6 7 8 246LRS CMP BSM 256LRE ILR ILR SMX8 0 255 M A S 1792 2047 ILR
• Một bộ nối ghép chính (CMP) cho phép thông tin 2 hớng trên vòng ghép thâm nhập trạm điều khiển chính (MAS) và thực hiện các chức năng của "bộ xử lý" cho xử lý phần mềm điều khiển chuyển mạch ma trận (MLCOM).
• Một bộ nối cho giao tiếp với ma trận chuyển mạch phân thời gian.
• Các giao tiếp đờng ma trận (ILR) cho tối đa 256 LRE và 256 LRS (cấu hình rút gọn là 48 LRE và 48 LRS).
• Một ma trận phân thời gian với dung l ợng tối đa 2048 LRE (đầu vào) và 256 LRS (đầu ra).
• 256 LRE
Hình 3.13 : Tổ chức của SMX
BSM: Bus trạm điều khiển (đa xử lý).
LCXE: Liên kết nội bộ tới MCX và đầu nối tới 2 SMX. LRE: Đờng ma trận vào (theo quan điểm của MCX). LRS: Các đờng ma trận ra (theo quan điểm của MCX)
2.5.3 Phần giao tiếp lệnh (xem hình 3.14)
Phần giao tiếp lệnh thực hiện các chức năng sau:
Ma trận chuyển mạch
thời gian
2048LREì256LRS Giao tiếp đường mạng ILR
Giao tiếp đường mạng ILR
Coupler ma trận
CMP