KỸ THUẬT LẤY VẬT LIỆU – ĂN MÕN VÀ ĐÁNH BÓNG CƠ HOÁ 4.1 KHÁI QUÁT
4.2.6 Những ứng dụng ăn mòn khô điển hình 1 Ăn mòn silic
4.2.6.1 Ăn mòn silic
Khắc ăn mòn cổng sử dụng phương pháp hoá học, những quá trình ăn mòn dựa trên HBr/Cl2/HCl cho độ chọn lọc tốt đối với oxit silic.
Khía cạnh tới hạn nhất của quá trình ăn mòn chất dẫn điện cổng là điều khiển kích thước tới hạn (CD) là độ dài cổng – nó xác định đặc tính cuối cùng của linh kiện. Những thay đổi độ rộng đường cổng đối với các đường được xếp lồng vào nhau (không gian chặt chẽ) hay các đường cách điện được điều khiển nghiêm ngặt. Hơn thế nữa, việc ăn mòn polysilic pha kép (vùng n và p) yêu cầu độ chọn lọc 1:1. Khí có chứa flo được sử dụng để giảm thiểu sự khác nhau về mặt cắt n/p (hình 4.7). Vi ảnh tiết diện ngang SEM của một cấu trúc cổng bằng vật liệu kim loại (hay silicua). Việc ăn mòn phải rất chọn lọc đối với lớp oxit. Vùng pha khác nhau (loại n và p) thường gặp khó khăn để việc ăn mòn được đồng nhất.
Các rãnh sâu được sử dụng trong một số cấu trúc DRAM. Ăn mòn rãnh được thực hiện với mặt nạ cứng SiO2, yêu cầu tốc độ ăn mòn và đặc trưng tỷ số mặt cao (1:30) điều khiển góc nhọn ăn mòn tới giới hạn rất hẹp.
Nhân tố chính điều khiển là áp suất riêng của O2 và nhiệt độ bề mặt wafer. Oxy phản ứng với silic được phơi sáng để tạo thành lớp SiOx không bị ăn mòn bằng hoá học halogen so với mặt silic tinh khiết. Các sản phẩm ăn mòn chứa silic (chủ yếu là SiBry, SiClz) kết hợp với lớp thụ động cạnh tường giúp hạn chế ăn mòn ngang. Lớp đáy của linh kiện bị phá huỷ do năng lượng của các ion va chạm mạnh nên ăn mòn chủ yếu phát triển theo hướng thẳng đứng.
Trái với ăn mòn sâu silic, màng bảo vệ cạnh tường được sinh ra tại chỗ và được kiểm soát rất chặt đối với kích thước linh kiện tới hạn. Tốc độ ăn mòn được điều khiển bằng mật độ plasma và năng lượng ion.
Cách điện rãnh nông (Shallow Trench Isolation - STI) tốn ít diện tích trên bề mặt wafer và cho tính chất của transistor tốt hơn so với cách điện oxy hoá địa phương (Local Oxidation - LOCOS). Các rãnh nông được khắc ăn mòn vào wafer silic trong vùng lân cận với transistor (hình 4.8). Sau đó rãnh phải được choán đầy bằng vật liệu điện môi trong bước tiếp theo để tạo cách điện và tránh sức căng ảnh hưởng tới những tính chất của transistor.