Khối chuyển đổi dòng điện – điện áp

Chương 4 MÔ HÌNH THIẾT BỊ MOS

4.1 Mô hình tín hiệu lớn (Large-Signal Modelling)

5.3.8 Khối chuyển đổi dòng điện – điện áp

Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp

Hình 5.3.8-1 thể hiện sơ đồ mạch của khối chuyển đổi dòng điện – điện áp. Nó chính là một OTA dải rộng (Wide-swing Operational Transconductance Amplifier, là

loại OTA có điện áp vào và điện áp ra có thể thay đổi trong dải rộng) [10] đƣợc sử dụng trong cấu hình mạch khuếch đại đảo. OTA (đƣợc kí hiệu là OAMP trên sơ đồ mạch) nhận dòng điện do khối tạo dòng DAC tạo ra tại nút N (là đầu vào đảo của OTA), và chuyển đổi dòng điện này thành tín hiệu điện áp tương ứng ở đầu ra. Ta sẽ tìm biểu thức liên hệ giữa chúng.

Gọi i_src là dòng điện do khối tạo dòng DAC tạo ra tại nút N. Điện áp tại đầu vào đảo (đầu vào N) và đầu vào không đảo (đầu vào P) của OTA bằng nhau, nghĩa là:

V(N) = V(REFIN) = VREF (5.3.8-1) Áp dụng định luật Kirchhoff về dòng điện tại nút N ta có:

i_src + i1 - i2 + i3 = 0 (5.3.8-2) Dòng chảy vào đầu vào đảo của OTA bằng 0 (i1 = 0) nên từ (5.3-39) suy ra:

i3 = i2 – i_src (5.3.8-3) Mặt khác, ta có:

3 3

) 2 (

R V R

N

i V  REF (5.3.8-4)

1 1

) 3 (

R V V R

N V

i VOUT   OUT  REF (5.3.8-5) Thay (5.3-41) và (5.3-42) vào (5.3-40), ta có (chú ý R3R1):

src R i

V R

V

VOUT REF REF _

1 1



  Hay

* 1

_ 2V i src R

VOUT  REF  (5.3.8-6) Kết hợp (5.2-1), ta có:

* 1

_ 256 2

2V n V i src R

VOUT  REF  REF  (5.3.8-7) Suy ra:

* 1

256

) 256 ( _ 2

R n src V

i  R E F  (5.3.8-8) Hiệu dòng điện do khối I_DAC tạo ra giữa hai từ mã liên tiếp bằng Iunit, vì vậy ta có:

* 1

256 ) 2 ( _ ) 1 (

_ R

i V src i i src i

Iunit    REF (5.3.8-9)

 Iunit

R VREF

*

1128 (5.3.8-10) Phương trình này cho phép ta xác định được giá trị điện trở R1 theo Iunit

Hình 5.3.8-2 thể hiện sơ đồ mạch điện của mạch OAMP. Phương pháp bù OAMP này đƣợc trình bày khá chi tiết trong tài liệu [10] vì vậy ở đây chỉ đƣa ra kết quả mô phỏng của mạch này.

Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP

Hình 5.3.8-3 là kết quả mô phỏng độ ổn định (stability) của khối này trong trường hợp VDD=5V, VOUT = VREF = 2,5V, CL = 100pF, RL = ∞. Hệ số khuếch đại tần số thấp đạt đƣợc là 104dB (~16000 lần), độ dự trữ pha là 63o.

Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp VOUT = VREF, CL=100pF, RL=∞

Hình 5.3.8-4 Sơ đồ layout của mạch OAMP

DAC. nPD là đầu vào logic tích cực mức thấp, đƣợc sử dụng để đặt DAC vào chế độ công suất tiêu thụ thấp. nPD được nối tới đầu vào ON của các mạch tương tự trong DAC: mạch IBIAS, VBIAS và OAMP. Khi nPD tích cực (nPD='0') thì DAC chuyển sang chế độ công suất tiêu thụ thấp. Ở chế độ này dòng tiêu thụ của DAC nhỏ hơn 1μA và điện áp đầu ra tương tự là 0V.

Để tránh nhiễu từ các mạch số tác động lên mạch tương tự, ta tách riêng đường cấp nguồn cho mạch số và mạch tương tự, cụ thể mạch số sử dụng đường nguồn kí hiệu là VD và GD, còn mạch tương tự sử dụng đường nguồn VA và GA (Các đường nguồn VD và VA đều xuất phát từ một chân cấp nguồn VDD của chíp DAC)

Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit

Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit

5.3.9.2 Kết quả mô phỏng

(VDD=2,7V ÷ 5,5V;VREF =VDD/2; CL=100pF; RL=10kΩ, nhiệt độ 25oC )

Thông số Giá trị Đơn

vị Điều kiện/ Nhận xét STATIC PERFORMANCE:

Resolution 8 Bits

Relative Accuracy -0,04 (max) LSB VDD=3,3V, Code range of 15 to 245 Differential Nonlinearity -0,837 ÷

0,009

LSB VDD=3,3V

Zero-Code Error 0,27 LSB VDD=3,3V, All Zeros Loaded to DAC Register

Full-Scale Error -0,89 LSB VDD=3,3V, All Ones Loaded to DAC Register

Gain Error -0,008 (typ) %FSR VDD=3,3V DAC REFERENCE INPUT:

REFIN Input Range 0,6 ÷ VDD/2 V

REFIN Input Impedance ∞ Ω

OUTPUT CHARACTERISTICS:

Output Voltage Range 0 ÷ VDD V Output Voltage Settling Time 11,4 (max)

8,1 (typ)

μs

VDD=2,7V, -40÷105oC 2,6 (max)

2,4 (typ)

VDD=5,5V, -40÷105oC

Slew Rate 0,62 (typ)

V/μs VDD=2,7V 5,98 (typ) VDD=5,5V Digital-to-Analog Glitch

Impulse

19,7 (typ)

nV-s VDD=2,7V 56,9 (typ) VDD=5,5V Power Supply Rejection Ratio 0,0402 (typ) %/% VDD=3,3V LOGIC INPUTS:

VINL, Input Low Voltage 1,48 (max) V VDD=+5V, -40÷105oC VINL, Input Low Voltage 1,06 (max) V VDD=+3V, -40÷105oC VINH, Input High Voltage 1,7 (min) V VDD=+5V, -40÷105oC VINH, Input High Voltage 1,22 (min) V VDD=+3V, -40÷105oC

POWER REQUIREMENTS:

VDD 2,37 ÷ 5,5 V

IDD (Normal mode) DAC Active and Excluding Load

Current VDD=3,3V 1,33 (typ)

1,43 (max)

mA VIH=VDD and VIL=GND, -40÷105oC VDD=5,5V 3,01(typ)

3,3 (max)

mA VIH=VDD and VIL=GND, -40÷105oC IDD (Power-Down) 15,3 (max) nA

Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC

Thông số Giá trị Đơn vị

t1

t2

t3

t4

t5

t6

0 (min) 0 (min) 19 (typ) 11 (typ) 5 (typ) 16 (typ)

ns ns ns ns ns ns

Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở VDD=2,7V và 25oC

Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10kΩ

Hình 5.3.9-4 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh

Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh

Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương tự ở VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ

Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở VDD=3,3V và VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞)

Hình 5.3.9-8 Kết quả mô phỏng dòng tiêu thụ và điện áp đầu ra của chip DAC ở chế độ power-down (VDD=5,5V, nhiệt độ 105oC)

Hình 5.3.9-9 Kết quả mô phỏng chip DAC thoát khỏi chế độ power-down (VDD=5,5V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ)

Hình 5.3.9-10 Kết quả mô phỏng đặc tính định thời của DAC

5.3.9.3 Sơ đồ layout

Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit