Chương 2. Triển khai thiết kế
2.1. Thiết kế phần cứng mạch BIST
2.1.1. Sơ đồ khối tổng quát
Một chip SoC có khả năng kiểm tra bộ nhớ bởi giải pháp BIST sẽ có thiết kế cơ bản như hình 2-1. Chip SoC sẽ gồm 1 khối điều khiển TAP Controller, khối mạch BIST và mạch giao tiếp giữa TAP Controller và BIST logic.
Tap Controller TDI
TMS TCK TRST TDO
Mem BIST interface
…
BIST
AMS BISTen_n
…
failed_pass address_failed
BIST_finished
CHIP
Test Instruction Generator
Physical Signal Generator Data Background
Top
Comparator …
FSM BIST
… Memory
Hình 2–1 Thiết kế chip SoC
Có rất nhiều chuẩn giao tiếp với chip SoC như RS232, USB, PCI... Tuy nhiên các kĩ sư thiết kế thường chọn chuẩn giao tiếp JTAG 1149.1 vì kiến trúc này đơn giản, được chuẩn hóa, thiết kế tốn ít tài nguyên, phù hợp với việc kiểm tra. Chuẩn này gồm có 5 tín hiệu trong đó có 3 tín hiệu điều khiển chip SoC là TMS, TCK và TRST, 1 đường dữ liệu vào TDI và 1đường dữ liệu ra TDO. Các tín hiệu này có nhiệm vụ gửi dữ liệu, lệnh điều khiển và chọn chế độ hoạt động cho chip SoC khi người kĩ sư thực hiện việc kiểm tra hoạt động của một con chip. Để thực hiện được việc này chip SoC cần có phần cứng tương ứng là khối điều khiển Tap Controller. Khối này chịu trách nhiệm giao tiếp với các phần mềm điều khiển thông qua 5 chân tiêu chuẩn trên.
Các kĩ sư kiểm tra bộ nhớ cần phải làm việc với mạch BIST như điều khiển chế độ kiểm tra, thay đổi thuật toán kiểm tra, gửi thông tin cần kiểm tra vào chip và lấy dữ liệu đã kiểm tra ra ngoài để phân tích. Từ đó, một khối phục vụ cho việc giao tiếp giữa mạch BIST và khối giao tiếp Tap Controller là khối Mem BIST interface. Khối này có nhiệm vụ chuyển đổi dữ liệu được gửi từ phần mềm xuống chip SoC qua khối giao tiếp Tap Controller thành các dữ liệu phù hợp với đầu vào của mạch BIST. Sau khi mạch BIST kiểm tra xong bộ nhớ, dữ liệu lại được mạch BIST gửi ra. Khối này sẽ đóng gói dữ liệu theo chuẩn, đưa vào khối Tap Controller và gửi ra ngoài. Phần mềm kiểm tra sẽ nhận các dữ liệu này và các kĩ sư sẽ phân tích quá trình chạy của mạch BIST. Từ đó, chúng ta sẽ
biết con chip SoC trên có lỗi trên bộ nhớ hay không, lỗi như thế nào và có thể dự đoán được nguyên nhân gây lỗi.
Trong chương này, luận văn chỉ triển khai thiết kế tổng quát cho phần mạch quan trọng nhất là phần mạch BIST. Sơ đồ khối tổng quát của mạch BIST như trong hình 2-2:
BIST
Test Instruction Generator
Physical Signal Generator Data Background
Top
Comparator …
FSM BIST
… Memory
BIST_index BISTen_n ASM shift_data
failed_pass address_failed BIST_finished
Hình 2–2 Sơ đồ khối mạch BIST Các khối chính gồm có:
Khối tạo chỉ thị lênh Test Instruction Generator: tạo các lệnh kiểm tra dựa trên thuật toán March có sẵn hoặc thuật toán được đưa từ bên ngoài vào.
Khối tạo tín hiệu điều khiển vật lý Physical Signal Generator: chuyển đổi các lệnh từ khối Test Instruction Generator thành tín hiệu điều khiển phù hợp với các giản đồ thời gian chy kỳ đọc ghi của bộ nhớ được kiểm tra. Khối này hiện được thiết kế để phù hợp với bộ nhớ nhúng SRAM.
Khối tạo dữ liệu Data Background Generator: tạo dữ liệu chuẩn để ghi vào bộ nhớ trong chu kỳ ghi và tạo dữ liệu chuẩn để so sánh với dữ liệu lấy ra từ bộ nhớ trong chu kỳ đọc.
Khối So sánh Comparator: so sánh dữ liệu chuẩn lấy từ khối Data Background Generator và dữ liệu đưa ra từ bộ nhớ SRAM trong chu kỳ đọc để phát hiện bộ nhớ có lỗi hay không.
Khối điều khiển hoạt động chính của mạch FSM BIST: là một máy trạng thái được sử dụng để quản lý toàn bộ hoạt động của các khối khác.
Trong luận văn này, các thông số của mạch BIST được thiết kế để kiểm tra chạy thử nghiệm trên bộ nhớ SRAM một cổng đồng bộ của công ty Dolphin Technology dti_sp_tm65gplus_144x26_twt4bw1xoe_m. Độ rộng bus dữ liệu của bộ nhớ là 26 bits.