75. WAIT – Wait for TEST or INTR Signal (chờ tớn hiệu từ chõn TEST hoặc INTR).
2.5. BIỂU ĐỒ THỜI GIAN ĐỌC/GHI CỦA VI XỬ Lí 1.XUNG NHỊP VÀ CHU KỲ MÁY
2.5.1. XUNG NHỊP VÀ CHU KỲ MÁY
Trờn hỡnh 2.5.1a là hỡnh vẽ mụ tả một chu kỳ xung nhịp (chu kỳ đồng hồ), một chu kỳđồng hồ bao gồm 2 pha đối xứng gọi là pha 1 (tớn hiệu đồng hồ ở mức thấp) và pha 2 (tớn hiệu đồng hồ ở mức cao). Cỏc chu kỳ đồng hồ này
được đưa đến lối vào xung nhịp của vi xử lý. Một chu kỳ xung nhịp cũn được gọi là một nhịp. Thời gian cần thiết và số xung nhịp cơ sở cho một thao tỏc của vi xử lý gọi là một chu kỳ mỏy. Mỗi một chu kỳ mỏy cú 4 nhịp. Hỡnh 2.5.1b là giản đồ thời gian thực hiện chu kỳ bus của vi xử lý 8086.
SƯờn lên
Mức thấp Mức cao
SƯờn xuống
Hỡnh 2.5.1a: Xung nhịp
Nhỡn vào chu kỳ bus ta cú thể phõn ra làm 4 pha như sau:
- Pha T1: Cỏc đường trạng thỏi hoạt động để xỏc định kiểu thao tỏc nào
được CPU thực hiện, đồng thời cỏc địa chỉ bộ nhớ I/O cũng được truyền. - Pha T2: Cỏc tớn hiệu địa chỉ được thay thế bằng cỏc tớn hiệu dữ liệu, cỏc
tớn hiệu đọc/ghi trở nờn tớch cực.
- Pha T3: Trước tiờn cỏc tớn hiệu trạng thỏi được truyền đi để bỏo hiệu sắp hết một chu kỳ Bus, và sau đú tớn hiệu điều khiển cũng được truyền đi. - Pha T4: Núi chung đõy là pha rảnh rỗi, trong pha này CPU và cỏc khối
bờn ngoài cú thời giờđể vụ hiệu hoỏ Bus dữ liệu.
ĐƯờng truyền địa chỉ/dữ liệu Tín hiệu điều khiển RD, WR T1 T2 T3 T4 T4 Trạng thái hợp lệ Địa chỉ Dữ liệu ĐƯờng truyền trạng thái