CHƢƠNG 4 : CÁC MÔ HÌNH PHÂN TÍCH
4.4. So sánh và kiểm thử chi tiết
4.4.1. Thực hiện
Chỉ đƣa vào các lỗi trong các bộ xử lý linh động, không phải các bộ lọc. SDRAM DDR2 đƣợc sử dụng để lƣu trữ các bối cảnh bộ xử lý, cho khung đệm video và để thúc đẩy quá trình cấu hình lại.
Kích thƣớc bitstream của bộ xử lý với tỷ lệ phần trăm chiếm đóng và thời gian cấu hình lại các yêu cầu đƣợc thể hiện trong bảng 4.1. Vì vậy, khoảng thời gian gián đoạn đƣợc chọn tại 100ms đảm bảo rằng trình ngắt không làm gián đoạn quá trình cấu hình lại.
Ba bộ xử lý gần nhƣ có cùng yêu cầu tài nguyên giống nhau nhƣng kích cỡ khác nhau của các khu vực khai báo cho các mục đích cấu hình lại linh động. Do đó, chúng có tỷ lệ chiếm đóng khác nhau (bảng 4.1). Nếu chúng ta tính toán tỷ lệ chiếm đóng dựa trên SLICE (khối logic có thể cấu hình lại đƣợc - CLB) sử dụng, tỷ lệ nhạy cảm phải xấp xỉ tỷ lệ này (yêu cầu SLICE cho bộ xử lý khi SLICE sẵn có của khu vực dành riêng). Vì vậy, các bit nhạy cảm đƣợc tính toán của ba bộ xử lý (phƣơng trình 4.6) gần nhƣ bằng nhau (khoảng 134 KBytes), sau đó các số quá trình đồng bộ hóa Ni là giống hệt nhau cho cả ba bộ xử lý.
Bảng 4.1: Các kết quả thử nghiệm
Bitstream Size Occup. Ratio TReconf
µP1 194 (KBytes) 69% 99 ms
µP1 177 (KBytes) 76% 91 ms
µP1 158 (KBytes) 85% 80 ms
Dựa trên [12], Virtex 5 có một tỷ lệ thất bại danh nghĩa 151 FIT/Mb khoảng tin cậy 95%. Một FIT là một sự thất bại trong 109 giờ, sau đó ta có:
Giai đoạn đồng bộ hóa của 3 bộ xử lý mất 200µs (Tsync = 200µs) (hình 3.12). Sau mỗi lần đồng bộ hóa, bối cảnh bộ xử lý đƣợc lƣu trong một nơi dành riêng trong SDRAM. Bối cảnh bộ xử lý đƣợc chứa trong 34 thanh ghi bao gồm 32 thanh ghi mục đích chung và 2 thanh ghi mục đích đặc biệt (thanh ghi bộ đếm chƣơng trình và thanh ghi trạng thái máy). Vai trò của các 34 thanh ghi đƣợc giải thích kỹ trong [57]. Mỗi thanh ghi là 32-bit, do đó trạng thái của một bộ xử lý đƣợc chứa trong khoảng 1 Kbit cần 4.5µs để đƣợc lƣu trữ và 7,65µs để đƣợc phục hồi từ SDRAM (Tsave = 4.5µs,
Trestore = 7.65µs).
Sức mạnh tính toán danh nghĩa của một MicroBlaze tại 100MHz là khoảng 120 Dhrystone Instructions Mega Per Second (DMIPS) [57] (µP_Powernom = 120 DMIPS), hiệu suất tối đa của hệ thống có 3 bộ xử lý Sys_Powernom = 360 DMIPS.
4.4.2. So sánh
Áp dụng tất cả các dữ liệu trên phƣơng trình 4.12 và 4.15, ta có đƣợc hiệu suất hệ thống 359 DMIPS (99,78% của 360 DMIPS) và xác suất sửa chữa (1 - 2 * 10-11) * 100% khoảng tin cậy 95%.
Hình 4.1: Hiệu năng hệ thống với ba bộ xử lý và Tint = 100ms
Hình 4.2: Xác suất sửa chữa với ba bộ xử lý và Tint = 100ms
So với hệ thống dùng kỹ thuật làm sạch (phƣơng trình 4.17 và 4.19), sẵn sàng là 99,99999999% và 99,9999999% của 360 DMIPS, độ tin cậy là 72,9% và 97% (hình 4.2), tƣơng ứng với tỷ lệ làm sạch 10 lần (Rscrub = 10) và 100 lần (Rscrub = 100) cao hơn tỷ lệ lỗi.
Với cách tiếp cận này, hiệu suất hệ thống rất nhẹ giảm 0,2% (359 so với 360 DMIPS) nhƣng xác suất điều chỉnh đƣợc cải thiện đáng kể, phƣơng pháp tiếp cận này cung cấp các xác suất sửa chữa 100% với độ chính xác 10-11 so với hai hệ thống dùng kỹ thuật làm sạch: 72,9% với Rscrub = 10 và 97% với Rscrub = 100.
Và kể từ khi Mean Time Between Failure (MTBF) của một thiết bị Virtex-5 là khoảng hàng chục năm [12]. Vì vậy, thời gian giữa hai hoạt động làm sạch có thể là năm, tháng hoặc ngày. Kỹ thuật làm sạch không có thể đƣợc áp dụng rất thƣờng xuyên bởi vì khả năng không phát hiện lỗi và chức năng ngắt dài do thời gian cấu hình lại
dài. Do đó, xác suất sửa chữa hệ thống bằng cách sử dụng kỹ thuật làm sạch là quá thấp (72,9% hoặc 97%). Ngƣợc lại, áp dụng thuật toán ma trận kết nối, chúng ta có một khả năng điều chỉnh tốt hơn. Trao đổi ma trận kết nối đóng vai trò của quá trình tự kiểm tra xử lý mạng. Quá trình này là nhanh hơn nhiều so với cấu hình lại của kỹ thuật làm sạch. Và đặc biệt là, nhờ thời gian ngắn, trao đổi này có thể đƣợc thực hiện thƣờng xuyên dẫn đến một cải tiến lớn của xác suất điều chỉnh.
Hình 4.1 và 4.2 cho thấy hiệu năng hệ thống và xác suất điều chỉnh và so sánh giữa các phƣơng pháp tiếp cận FT-DyMPSoC và 2 hệ thống dùng kỹ thuật làm sạch với tỷ lệ làm sạch tƣơng ứng 10 lần và 100 lần nhanh hơn so với tỷ lệ thất bại, trong các biến thể của Ni cũng có nghĩa là các biến thể của xác suất lỗi (phƣơng trình 4.8). Với Ni > 105 (hoặc Mean Time Between Failure MTBF < 41 ngày), hiệu năng hệ thống bắt đầu thấp hơn so với hệ thống dùng kỹ thuật làm sạch với Rscrub = 100, nhƣng xác suất sẵn sàng luôn luôn là hơn 99,75%, trong khi xác suất điều chỉnh thực sự hơn hẳn hai hệ thống dùng kỹ thuật làm sạch (hình 4.2).
Hình 4.3: Hiệu suất và xác suất sửa chữa với Failure Rate=151 FIT
Khi biết các tham số Ni bằng cách sử dụng một bộ đếm đƣợc kích hoạt bởi ngắt và các khoảng dừng một cấu hình lại đƣợc thực hiện (một lỗi đƣợc phát hiện), tỷ lệ thất bại của các thiết bị trong môi trƣờng có thể đƣợc dễ dàng suy luận để hệ thống chọn khoảng thời gian ngắt Tint tối ƣu cho hệ thống cụ thể. Hình 4.3 cho thấy các biến thể của hiệu suất hệ thống và xác suất sửa chữa chức năng của biến đổi Tint. Giá trị tỉ lệ
thất bại là hằng số tại 151 FIT [12] (FPI = 44 * 10-11 (Fault/Second)). Áp dụng phƣơng trình 4.12 và 4.15, chƣơng trình chịu lỗi gần nhƣ đạt đƣợc xác suất sửa chữa 100% trong khi hiệu suất của hệ thống tăng lên cùng với việc tăng lên của khoảng thời gian gián đoạn.
4.4.3. Kết luận
Trong một hệ thống MPSoC chịu lỗi, đánh đổi luôn luôn tồn tại giữa hiệu suất và độ tin cậy: đạt đƣợc hiệu suất mong muốn đi kèm với mất mát trong độ tin cậy. Chƣơng này trình bày một phƣơng pháp tiếp cận phân tích để đánh giá hiệu suất và khả năng sửa chữa hệ thống MPSoC chịu lỗi. Một sự đánh đổi giữa hiệu suất và độ tin cậy tồn tại trong một hệ thống MPSoC chịu lỗi. Mô hình phân tích này đƣợc áp dụng cho hệ thống FT-DyMPSoC: hiệu suất tốt hơn / đánh đổi xác suất hiệu chỉnh, sử dụng tài nguyên phần cứng nhiều hơn. Mô hình này cho phép ngƣời thiết kế hệ thống để lựa chọn đặc tính hệ thống theo yêu cầu thiết kế trƣớc. Hơn nữa, mô hình đƣợc không chỉ giới hạn trong các FPGA thƣơng mại, áp dụng rộng có thể đƣợc mở rộng bằng cách thêm các thông số thích hợp để mô hình hóa.