CHƢƠNG 2 : MỘT SỐ ỨNG DỤNG CỦA FPGA
2.3. Ứng dụng FPGA cho mã Turbo
2.3.1.4. Hoạt động đa kênh
Lên tới 16 kênh dữ liệu đồng thời có thể được hỗ trợ
Nếu hoạt động đa kênh được lựa chọn, khi đó độ rộng của cổng DATA_IN, SYSTEMATIC và PARITY tăng lên đến N, trong đó N là số kênh dữ liệu. Chế độ đa kênh giả thiết rằng N kênh là của kích thước khối như nhau và được đồng bộ khối. Các tín hiệu điều khiển CE, ND, FD_IN và RFD_IN có cùng hiệu ứng lên tất cả N kênh. Nếu tuỳ chọn RAM ngoài được lựa chọn, dữ liệu bộ nhớ ngoàivà cổng đầu ra cũng có độ rộng N.
Mô tả chức năng
Double- Buffering
--- FD_IN ND RFD_IN RFFD RFD RDY
LOAD MEM 1 LOAD MEM 0 LOAD MEM 1
OUTPUT MEM0 OUTPUT MEM1 OUTPUT MEM0
Extended by negating RFD_IN RFFD
RFD RDY
LOAD MEM 1 LOAD MEM 0 LOAD MEM 1
OUTPUT MEM0 OUTPUT MEM1 OUTPUT MEM0
FD_IN
a) Hiệu ứng thay đổi kích thước khối
b) Hiệu ứng của ND và RFD_IN
Hình 2. 18 Thông lƣợng bộ đệm kép
Các khối dữ liệu được ghi thay thế nhau trên hai bộ nhớ ký tự MEM0 và MEM1, và cũng đọc ra thay thế nhau, vì thế tối đa hoá thông lượng.
Nếu kích thước khối tăng, hoặc lõi bị chặn bởi việc phủ định ND, hoạt động LOAD có thể thực hiện lâu hơn hoạt động OUTPUT, trong trường hợp này cổng đầu ra RDY có thể được thiết lập đến mức thấp để chỉ ra hoạt động OUTPUT đã hoàn thành. Tương tự, nếu kích thước khối giảm, hoặc lõi bị chặn bởi việc phủ định RFD_IN, hoạt động OUTPUT có thể diễn ra lâu hơn hoạt động LOAD, trong trường hợp này cổng RFD có thể được thiết lập đến mức thấp để chỉ ra rằng hoạt động LOAD là hoàn thành, và lõi không sẵn sàng cho dữ liệu. Hiệu quả của việc thay đổi kích thước khối được chỉ ra trong hình 2.18(a) và hiệu quả của ND và RFD_IN được chỉ ra trong hình 2.18(b).
Bởi vì việc tinh giản (các địa chỉ bị bỏ qua) trong bộ xen tách nội, RDY sẽ thiết lập ở mức Low trong một vài chu kỳ giữa các khối, mỗi lần một hoạt động OUTPUT được bắt đầu, RDY sẽ chỉ thiết lập mức Low một lần nữa sau khi bit đuôi cuối cùng được xuất ra.
---
Hình 2.19 mô tả các tín hiệu liên quan đến đầu vào dữ liệu phía lõi. Nếu, trên biên lên kích hoạt của CLK, FD_IN và ND (nếu được lựa chọn) là đều được lấy mẫu mức cao, nó được biết đến như là các tín hiệu FD hợp lệ và ND hợp lệ.
CLK FD BLOCK_SIZE DATA_IN ND CE RFFD RFD 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 n N X d1 d2 X d3 X d4 ... dn-2 dn-1 dn X ... X X D1
Hình 2. 19 Định thời đầu vào
Khi một FD hợp lệ được lấy mẫu, tín hiệu RFFD được thiết lập lên mức Low để chỉ ra rằng lõi là không đợi tín hiệu FD_IN. Kích thước khối, tỏng trường hợp này là n, của khối đầu vào hiện thời được lấy mẫu trên cổng BLOCK SIZE, và ký hiệu dữ liệu đầu tiên, d1, được lấy mẫu trên cổng DATA_IN.
Một mức High trên cổng ND chỉ ra rằng giá trị trên cổng DATA_IN là dữ liệu mới. Nếu ND được lấy mẫu ở mức thấp, khi đó cổng DATA_IN không được lấy mẫu, và địa chỉ ghi trong không được đưa ra.
Lõi tiếp tục với dữ liệu đầu vào, cho tới khi n mẫu dữ liệu mới được chấp nhận, sau đó RFD (nếu được lựa chọn) thông thường sẽ được thiết lập đến mừc Low để chỉ ra rằng lõi là không sẵn sàng cho dữ liệu, và lõi dừng lấy mẫu cổng DATA_IN.
Khi lõi sẵn sàng chấp nhận một block dữ liệu mới, RFFD và RFD đều được thiết lập mức cao. Thời gian mà điều này xảy ra được xác định bằng việc nó cần bao nhiêu lâu để đưa từ lõi đến đầu ra khối đầu ra hiện thời và điều này phụ thuộc vào kích thước khối, và vào việc có hay không phía đầu ra của lõi là bị chặn bởi việc phủ định RFD_IN. Nếu hoạt động đầu vào hoàn tất và chu kỳ đầu ra là đã hoàn tất, nó có thể để RFFD được thiết lập và một chu kỳ đầu vào mới được thiết lập mà không chuyển trạng thái sang Low.
Sau khi thiết lập RFFD, lõi sẽ đợi cho tới khi FD hợp lệ kế tiếp được lấy mẫu, tiếp đó, một chu kỳ ghi được bắt đầu, trong trường hợp này với kích thước blog N.
Hoạt động của lõi là không được chỉ rõ, trên một FD hợp lệ, một kích thước khối không hợp lệ được lấy mẫu, hoặc RFFD được lấy mẫu ở mức Low (Core là không sẵn sàng cho khối mới). Nếu một trong hai điều kiện đó xảy ra, lõi phải được reset bằng việc thiết lập SCLR.
Kết cuối mắt lƣới
Khi tuỳ chọn Multiplexed Tail Bits được lựa chọn, như trong trường hợp các hệ thống 3GPP, các bit kết cuối mắt lưới của RSC1 và RSC2 được ghép kênh lại, qua 4 chu kỳ xung nhịp, trên các cổng đầu ra RSC1_SYSTEMATIC, RSC1_PARITY0 and RSC2_PARITY0. Các bit đó sau đó được truyền theo chuỗi sau :
--- ' 3 ' 3 ' 2 ' 2 ' 1 ' 1 3 3 2 1 1, , , , , , , , , , n n n n n n n n n n n Z Z X Z X Z X Z X Z X
Khi tuỳ chọn Multiplexed Tail Bits không được lựa chọn, dữ liệu bit đuôi RSC2 sẽ được chuyển sang đầu ra RSC1_SYSTEMATIC và, vì thế ghi đè lên các giá trị RSC1_SYSTEMATIC. Thông thường đầu ra song song của các bit chẵn lẻ và có thứ tự từ mỗi bộ mã hoá sẽ được tuần tự hoá trước khi truyền dẫn. Cũng vậy, tổng quát, dữ liệu RSC2_SYSTEMATIC chỉ được truyền trong khoảng chu kỳ bit đuôi, vì thế bằng việc ghép kênh dữ liệu RSC2_ SYSTEMATIC vài cổng RSC1_ SYSTEMATIC, người dùng có thể loại bỏ cổng RSC2_ SYSTEMATIC. Tuy nhiên, nó được sử dụng để cung cấp tính mềm dẻo tốt nhất.
Các tín hiệu điều khiển đầu ra
Tín hiệu RDY được thiết lập mức High để chỉ ra rằng có dữ liệu hợp lệ trên các cổng chẵn lẻ và theo thứ tự. Thêm vào đó các đầu ra RSC1_TAIL và RSC2_TAIL được cung cấp để chỉ ra kết cuối sơ đồ mắt lưới của RSC1 và RSC2 tương ứng. Mức High trên RSC1_TAIL chỉ ra rằng các bit đuôi RSC1 là đầu ra và mức High trên RSC2_TAIL chỉ ra rằng các bit đuôi RSC2 là các đầu ra. Giản đồ thời gian đầu ra cho các bit đuôi được ghép kênh tuân theo chuẩn 3GPP được mô tả trong hình 2.20. Giản đồ thời gian cho đầu ra song song tuỳ chọn của các bit đuôi được mô tả trong hình 2.21.
Hình 2. 20 Định thời đầu ra (Bits đuôi)
Hình 2. 21 Định thời đầu ra ( Không bit đuôi)
---
x1, x2,…..xn: là các bits đầu vào không xen rẽ, độ trễ cho kích thước khối là n. x’1, x’2,….x’n: là các bits đầu vào xen rẽ.
z1……zn+3 là các bits đầu ra RSC Parity1. z’1…..z’n+3 là các bits đầu ra RSC parity0.
Luồng điều khiển ở phía đầu ra có thể được thực hiện với cổng đầu vào tuỳ chọn RFD_IN. Nếu cổng RFD_IN được lấy mẫu mức Low trên biên xung lên kích thích, các cổng đầu ra RSC, RDY, và các mạch nội liên kết với các đầu ra đó sẽ bị đóng băng Phía đầu vào của lõi không bị ảnh hưởng trực tiếp bởi cổng RFD_IN. Tuy nhiên, nếu RFD_IN không được xác nhận đủ, thời gian để đưa ra một block có thể mở rộng bị mở rộng làm xác nhận của RFFD (hoạt động để bảo vệ việc chạy quá mức ở phía đầu vào) bị trễ.
Nếu tỉ lệ 1/5 được lựa chọn, các đầu ra RSC1_PARITY1 và RSC2_PARITY1 sẽ được phép. Chúng có cùng một giản đồ thời gian tương ứng như RSC1_PARITY0 và RSC2_PARITY0.
Chú ý :
- Độ rộng của bus dữ liệu bộ nhớ bằng số kênh.
- Độ rộng bus địa chỉ bộ nhớ là 13 nếu bộ tạo địa chỉ là nội, hoặc bằng độ rộng bộ tạo địa chỉ ngoài.
- Cổng B chỉ là đọc, vì thế cổng WEB cho cả hai RAM ngoài nên được kết nối đến logic 0, và các cổng DINB có thể không được kết nối.
Sử dụng tài nguyên và hiệu suất
Bảng 2.3: Sử dụng tài nguyên và hiệu suất
Mô tả Tài nguyên Notes Virtex-4 XCVLX160-
12
Kênh đơn, RAM trong, Bộ sinh địa chi nội. CE, SCLR, ACLR, RDF_IN, ND, RDF, BLOCK_SIZE_VALID. Rate = 1/3. Vùng (các lát) 1,2 367 Câc bộ nhớ khối 4 MULT18x18s hoặc DSP48s 4 Tốc độ (MHz) 1,3 200 Thông lượng, cho kích cớ khối
40/5114 (Mbits/s)
4 118.9//199.8 Góc trễ cho các khỗi cỡ k, min/max
(các chu kỳ) 5 K+4/67
Kênh đơn, RAM trong, Bộ sinh địa chi nội.
Rate = 1/3.
Vùng (các lát) 1,2 329 Câc bộ nhớ khối 4 MULT18x18s hoặc DSP48s 4 Tốc độ (MHz) 1,3 212 Thông lượng, cho kích cớ khối
40/5114 (Mbits/s)
4 126.6//211.8 Góc trễ cho các khỗi cỡ k, min/max
---
Kênh đơn, RAM trong, Bộ sinh địa chi nội.
Rate = 1/3.
Vùng (các lát) 1,2 323 Câc bộ nhớ khối 4 MULT18x18s hoặc DSP48s 4 Tốc độ (MHz) 1,3 209 Thông lượng, cho kích cớ khối
40/5114 (Mbits/s)
4 121.1//208.8 Góc trễ cho các khỗi cỡ k, min/max
(các chu kỳ)
5 K+4/69