CHƢƠNG 2 : MỘT SỐ ỨNG DỤNG CỦA FPGA
2.3. Ứng dụng FPGA cho mã Turbo
2.3.2. Bộ giải mã TCC
2.3.2.1. Giới thiệu:
Lõi của bộ giải mã TCC được sử dụng kết hợp với một bộ mã hóa TCC để cung cấp một phương pháp rất hiệu quả trong việc truyền dẫn dữ liệu tin cậy trên các kênh dữ liệu nhiễu, và được thiết kế để phù hợp với các đặc điểm kỹ thuật của hệ thống thông tin di động 3GPP.
2.3.2.2. Đặc tính:
+ Xây dựng dựa trên cấu trúc module cho Virtex + Thực hiện các đặc điểm kỹ thuật của 3GPP/UMTS. + Lõi bao gồm các bộ đan xen 3GPP đầy đủ.
+ Hỗ trợ đầy đủ dải kích thước của khối 3GPP từ 40 đến 5114. + Có khả năng lựa chọn động số bước lặp (1-15).
+ Miêu tả toán học: là phân số của hai thành phần sau:
- Đầu vào dữ liệu: các bit số nguyên 2 hoặc 3, và các bit ¼. - Tính toán đầu vào: các bit số nguyên 6 hoặc 7, và các bit ¼. + Tùy chọn kết cuối nhanh.
+ Hỗ trợ đầu vào được mã hóa tỷ lệ 1/3 hoặc 1/5.
+ Khả dụng đối với phiên bản Xilinx Core… và các phiên bản sau.
2.3.2.3. Ứng dụng
Lõi bộ mã hóa TCC được thiết kế để phù hợp với các đặc điểm kỹ thuật của hệ thống thông tin di động 3GPP.
2.3.2.4. Mô tả chung
Bộ giải mã TCC được sử dụng với một bộ mã hóa TCC để cung cấp một phương pháp truyền dẫn dữ liệu tin cậy rất hiệu quả trên các kênh dữ liệu nhiễu. Bộ giải mã Turbo này hoạt động rất tốt dưới các điều kiện có tỷ lệ tín hiệu trên tạp âm thấp và cung cấp một hiệu năng gần với hiệu năng tối ưu theo lý thuyết được xác định bởi giới hạn Shannon.
Khi một hoạt động giải mã bắt đầu, thì bộ lõi xác nhận kích thước khối và số bước lặp từ hai cổng đầu vào. Tiếp đến là một giai đoạn tải dữ liệu khối, trong khi đó, dữ
---
liệu chẵn lẻ và dữ liệu hệ thống được đọc vào bộ lõi một cách song song dựa trên xung đồng hồ được lưu trữ trong bộ nhớ RAM. Sau đó bộ lõi bắt đầu tiến trình giải mã và thực hiện số bước lặp được yêu cầu. Hoạt đông giải mã có thể kết thúc sớm hơn nếu như khối kết cuối nhanh được tích hợp. Cuối cùng, các bit được giải mã được đưa ra một cách tuần tự. Hoạt động này được điều khiển tự động bởi một tín hiệu FD_IN đơn và yêu cầu không có sự can thiệp của người sử dụng. Tất cả hoạt động đan xen được yêu cầu trong đặc điểm kỹ thuật 3GPP được xử lý một cách tự động bên trong lõi.
Bộ lõi đòi hỏi các số phân số bổ sung của hai như các đầu vào và đồng thời sử dụng dạng thức này cho các tính toán bên trong. Mỗi số đầu vào phân số miêu tả thuật toán giống nhất (LLR) được tách ra làm 2 phần cho mỗi bit đầu vào. Giá trị LLR có thể được xem như là các mức tin cậy, đó là một bit đặc biệt 1 hoặc 0. Người dùng có thể thay đổi tỷ lệ tương phản chính xác và sự phức tạp bằng cách lựa chọn độ chính xác bằng số được yêu cầu. Dữ liệu đầu vào có thể có 2 hoặc 3 bit số nguyên và giữa 1 và 4 bit phân số. Độ chính xác của các tính toán bên trong có thể được điều khiển với 6 hoặc 7 bit số nguyên và giữa 1 và 4 bit phân số. (Số bit phân số đầu vào phải ít hơn hoặc bằng số bit phân số được tính toán bên trong).
Thuật toán:
Thuật toán người giải mã TCC đầy đủ đòi hỏi nhiều sự tính toán, vì thế các phép tính xấp xỉ phải được tạo ra để thực hiện thuật toán trong thực tiễn. Thuật toán sử dụng trong lõi này là MAX SCALE.
Tỷ lệ mã hóa
Lõi có thể được cấu hình theo tỷ lệ 1/3 (như tiêu chuẩn 3GPP) hoặc 1/5 dữ liệu sẽ được sử dụng như đầu vào. Bất kỳ tỷ lệ nào phù hợp với thuật toán nên được thực hiện bên ngoài tới lõi này và kết quả đầu vào tới người giải mã TCC phải được định dạng trong tỷ lệ 1/3 hoặc 1/5. Các bit đầu vào punctured nên được thay thế bằng một giá trị 0 (cho thấy tỷ lệ xuất hiện bit 1 và 0 bằng nhau trong dạng thức LLR), trong khi các bit đầu vào được lặp lại được nối với nhau một cách phù hợp (ví dụ: Thêm và làm bão hòa độ rộng đầu yêu cầu). Cần chú ý rằng mặc dù một cấu hình bộ lõi dùng các đầu vào với dạng thức phù hợp với tỷ lệ mã hóa 1/5 sẽ hỗ trợ tỷ lệ 1/3 bằng cách đánh thủng một cách thích hợp các giá trị chẵn lẻ đầu vào, nó sẽ là một yêu cầu bộ nhớ cộng thêm quan trọng để lưu trữ dữ liệu ở tỷ lệ 1/5.
Kết thúc nhanh
Số bước lặp được xác định bằng cách đọc cổng ITERATIONS tại lúc bắt đầu của mỗi quy trình giải mã mới. Một bộ lặp đầy đủ bao gồm hai nửa bộ lặp, nửa thứ nhất sử dụng dữ liệu thường, nửa thứ hai sử dụng dữ liệu ghép xen. Bộ giải mã thường tiếp tục lặp lại việc giải mã các số trên lý thuyết. Tuy nhiên, kết quả trung gian từ mỗi bước lặp có thể được nghiên cứu để xác địch mức độ chính xác trong việc giải mã được thực hiện có đảm bảo hay không và việc đưa ra hành động giải mã tiếp hay không phụ thuộc vào kết quả chính xác này. Điều này thường được xem như là Fast Termination (or Early Termination). Dạng cơ bản nhất của Fast Termination sử dụng các kết quả quyết định dữ liệu không đổi trên mỗi nửa bộ lặp và so sánh tương phản với những kết quả của nửa bộ lặp trước. Sau khi số đếm của các nửa bộ lặp liên tiếp cho dữ liệu phù hợp đạt đến một ngưỡng giới hạn, hoặc số bước lặp tối đa trên lý thuyết đạt được, thì hoạt động giải mã được kết thúc và dữ liệu được giải mã được đưa ra. Chức năng được
---
thực hiện như một module tùy chọn trong bộ lõi và được tạo ra có sẵn cho người dùng bằng cách thay đổi một thông số của bộ lõi. Mức giới hạn được đọc từ cổng FT_THRES tại điểm bắt đầu của mỗi hoạt động giải mã khối và có thể được thay đổi một cách linh hoạt nếu được yêu cầu.
2.4. Kết luận
Chương đã trình bày về một số ứng dụng của FPGA trong máy thu – phát 3G- UMTS, về một số hoạt động của vi mạch thực tế trong bộ mã Turbo. Kiến trúc phần cứng của bộ dò người dùng dựa trên bậc của bộ lọc tương thích (CF-MUD) cho hệ thống WCDMA được phát triển. CF-MUD dựa trên FIR sử dụng một quá trình tương thích LMS thể hiện một lựa chọn tối ưu nhằm vào các thiết bị FPGA. Ta khai thác tính ưu việt thực thi của thuật toán và các đặc tính riêng của thiết bị Xilinx. Tính cân đối và đệ quy của thuật toán CF-MUD cung cấp cơ hội để tối đa hóa hệ số sử dụng tài nguyên của thiết bị FPGA. Sử dụng một thực thi thời gian thực và đưa vào tính toán tất cả ràng buộc UMTS, Chứng minh một hệ số sử dụng tài nguyên xấp xỉ 100% để tối đa hóa quan hệ song song của thuật toán CF-MUD. Những kiến trúc chuyên dụng đó có thể được sử dụng sau khi lõi IPv6 tối ưu thực hiện các chức năng MUD. Kiến trúc phần cứng hiện thời là tương đối logic.
---
CHƢƠNG 3: KỸ THUẬT FPGA ÁP DỤNG THỰC HIỆN
CHO BỘ MÃ FEC HỆ DVB
3.1. Mở đầu
Mục tiêu của chương là tìm hiểu và trình bày về bộ mã hóa FEC, trình bày về hệ DVB, đưa ra ví dụ mô phỏng áp dụng kĩ thuật FPGA với những kết quả đo đạc và hiển thị.
Chương được tổ chức trình bày như sau:
Bộ mã hoá FEC, hệ DVB.
Sơ đồ mô phỏng bộ mã hoá giải mã FEC trong hệ DVB.
Các kết quả đo đạc