a) Cấu trúc mặt nạ; b) Cấu trúc điện cực S - D
Tại mỗi vị trí là 16 cặp điện cực được thiết kế với chiều rộng và chiều dài thay đổi. Việc thiết kế nhằm mục đích tạo điều kiện khảo sát sự thay đổi các đặc tính điện của các CNTFET tạo thành theo khoảng cách từ cực nguồn đến cực máng và chiều rộng của cực máng, nguồn.
Chi tiết thiết kế bằng phần mềm Clewin tham khảo tại Phụ lục 2.
Bảng 2.1: Chiều rộng ứng với từng vị trí trên mặt nạ (đơn vị: µm)
11 (W2) 12 (W5) 13 (W7) 14 (W10) 15 (W2) 16 (W5) 21 (W10) 22 (W2) 23 (W5) 24 (W7) 25 (W10) 26 (W2) 31 (W7) 32 (W10) 33 (W2) 34 (W5) 35 (W7) 36 (W10) 41 (W5) 42 (W7) 43 (W7) 44 (W10) 45 (W5) 46 (W7) 51 (W2) 52 (W5) 53 (W7) 54 (W10) 55 (W2) 56 (W5) 61 (W10) 62 (W2) 63 (W5) 64 (W7) 65 (W10) 66 (W2)
Bảng 2.2: Chiều rộng, chiều dài, số lượng thanh ứng với vị trí 11
11 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 W 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2
0 0 0 0 0 0
N 5 5 20 20 35 35 50 50 5 5 20 20 35 35 50 50
3.2.2. Dung dịch chứa ống carbon đơn lớp (SWCNTs)
Chuẩn bị dung dịch:
- Pha SWCNTs vào dung dịch NMP (N-Methyl-2-pyrrolidone) theo tỷ lệ: SWCNTs 2.5 mg : 50 ml NMP
- Siêu âm 4 giờ, li tâm 10000 vòng/phút (10 phút), lọc thu được dung dịch. (thực hiện 3 lần).
- Dung dịch sau khi lọc được pha lỗng bằng NMP với các nờng độ khác nhau.
3.2.3. Chuẩn bị đế silicon ( Si wafer)
Trong đề tài này, Si wafer với các thông số dưới đây được sử dụng: - Đế Silic loại P++, đánh bóng một mặt (Single side polishing) - Chiều dày: 525μm
- Điện trở xuất: 0.011-0.025 ohm.cm - Đường kính: 100mm
- Nhà sản xuất: Silicon valley – USA
3.3. Các bƣớc chế tạo
Bước 1: Tạo lớp SiO2 trên bề mặt phiến Si
Lớp SiO2 có thể được tạo trên bề mặt Si bằng nhiều cách. Ở đây sử dụng phương pháp Oxy hố nhiệt trong mơi trường khơ (dry oxidation).
Oxy hố nhiệt là q trình oxy hố xảy ra giữa ngun tử oxy có trong mơi trường và ngun tử Si có trên phiến đế Si ở nhiệt độ cao, tạo nên lớp SiO2. Dải nhiệt độ oxy hoá thường nằm trong vùng từ 900o
C-1500oC.
Thực hiện:
- Làm sạch wafer:
Dicloroethane (10 phút)
Siêu âm trong Acetone (10 phút)
Isopropanol (10 phút) Nước DI (30 phút) Làm khơ bằng khí nitrogen Dung dịch piranha (30 phút) Nước DI (3 phút) BHF (6:1) (30 giây) Nước DI (1 phút) Làm khơ bằng khí nitrogen Sau đó cho nhanh vào lò oxidation. - Oxy hố khơ (dry oxidation)
Nhiệt độ quá trình: 1050oC, trong 100 phút, ủ trong N2 30 phút Kiểm tra độ dày và chiết suất của lớp SiO2 bằng thiết bị Ellipsometer.
Mục đích: Tạo lớp SiO2 có độ dày cỡ 100nm đến 150nm, dùng làm lớp cách điện giữa đế mang silicon và SWCNTs.
Hình 3.3: Đế Si được oxy hoá nhiệt tạo lớp SiO2
Bước 2: Tẩy lớp SiO2 ở mặt sau đế Si
Thực hiện:
- Baking 120oC (2 phút) - Primer 4000 vòng/phút (20s)
- Phủ lớp photoresist 907/17 lên bề mặt đế bằng phương pháp phủ quay (spin coating), dung dịch photoresist được nhỏ giọt lên đế và cho đế quay, dưới tác dụng của lực ly tâm, dung dịch sẽ lan đều trên bề mặt đế. Để thực hiện việc phủ photoresist ta dùng máy quay cơ hình 2.1e với thơng số điều chỉnh: primer 4000
vòng/phút trong vòng 40s. - Hot plate 120oC (10 phút) - BHF (6:1) (2-3 phút) - Acetone - Nước DI - Piranha (30 phút) - Làm khô bằng N2 - O2 plasma
Hình 3.4: Đế Si sau khi tẩy lớp SiO2 ở mặt sau
Bước 3: Phun phủ SWCNT
Thực hiện:
Phương pháp thực hiện: phủ phun (spray coating). Thiết bị bao gồm một súng phun được gắn với vòi phun áp suất thấp, dung dịch SWCNT được đổ vào bình chứa sau đó phun trực tiếp lên wafer.
- Mẫu được đặt trên bếp được nung nóng ở nhiệt độ 250oC - Súng phun có đường kính 0.8mm
- Khí N2
- Áp suất 2MPa - Khoảng cách 30cm
Khảo sát theo nồng độ dung dịch SWCNT. - Mẫu 1: 4ml dung dịch SWCNT
- Mẫu 2: 3ml dung dịch SWCNT + 1 ml dung dịch NMP - Mẫu 3: 2ml dung dịch SWCNT + 2 ml dung dịch NMP
Mục đích: phủ lớp SWCNT lên phía trên lớp SiO2. Ớng nano carbon đơn vách
sẽ đóng vai trò là kênh dẫn trong cấu trúc CNTFET.
Hình 3.5: Đế Si sau khi phủ lớp SWCNT
Bước 4: Tạo điện cực máng (D) và điện cực nguồn (S)
Thực hiện:
- Phủ lớp photoresist
Primer 4000 v/p (20s)
Photoresist OiR 907/17, primer 4000v/p (20s)
Hot plate 90oC (1 phút)
Hình 3.6: Đế Si sau khi phủ lớp photoresist
- Quang khắc:
Cơng suất ng̀n: 350W; Bước sóng 365nm; 25mW/cm2 Chế độ hard contact
Thời gian chiếu sáng (exposure time): 5s Baking 120 oC (1 phút)
Hình 3.7: Quang khắc
- Hiện ảnh
Dung dịch hiện ảnh: TMAH 2,5% (50 -55s)
Rửa bằng nước DI
Hot plate 120oC (30 phút)
Hình 3.8: Đế Si sau khi ngâm dung dịch hiện ảnh
- Phủ kim loại làm điện cực. Sử dụng phương pháp bốc bay chùm điện tử (Electron-beam) tạo 2 lớp kim loại làm điện cực máng và điện cực ng̀n. Lớp Ti có vai trị giúp lớp Pt bám dính trên bề mặt lớp SWCNT. Chiều dày:
Ti: 1,17.10-5 mbar (20nm)
Pt: 2.7.10-5 mbar (100nm)
Hình 3.9: Đế Si sau khi phủ lớp kim loại làm điện cực
- Lift-off trong Aceton
Ngâm trong Acetone 30 phút
Hình 3.10: Đế Si sau khi lift-off
Mục đích: tạo điện cực máng (D-Drain) và điện cực nguồn (S-Source)
Bước 5: Tạo điện cực cổng (G-Gate)
Thực hiện: tạo điện cực cổng (G-Gate) bằng phương pháp phún xạ
(sputtering)
- Kim loại sử dụng: nhôm (Al) - Ar: 15 sccm
- Áp suất: 8.2.10-3 mbar - Công suất: 100W (60 phút)
Mục đích: tạo điện cực cổng (G-Gate) có chiều dày 500nm.
Bước 6: Ủ nhiệt (ohmic contact)
Thực hiện:
- Nung mẫu trong N2 - Nhiệt độ 400 – 450oC - Thời gian 20 phút.
Khảo sát theo nhiệt độ nung và thời gian để lớp ohmic có điện trở nhỏ nhất.
Chƣơng 4
ĐO ĐẠC, KẾT QUẢ VÀ THẢO LUẬN
4.1. SWCNTs chế tạo trên cả wafer
Sau quá trình thực nghiệm được nêu ra trong chương 3, chúng tôi thu được các wafer loại 4 inc, trên đó có các SWCNTs. Hơn nữa, các SWCNTs nằm giữa các điện cực, kết nối ra bên ngoài, cho phép khảo sát tính chất điện của CNTFET - nhiệm vụ chính của luận văn này. Trên hình 4.1 là hình ảnh các wafer chứa các đơn sợi CNTs.
Các đơn sợi CNTs nằm giữa các điện cực, cho phép khảo sát tính chất điện cũng như đặc trưng của CNTFET.
Hình 4.1: Các đế silic chứa đơn sợi CNTs
4.2. Phổ Raman của SWCNT trên bề mặt đế silic
Kết quả chụp Raman bề mặt đế sau khi được phủ dung dịch SWCNT lên đế bằng phương pháp phun phủ (spray coating). Khảo sát theo các nồng độ khác nhau được trình bày trong các hình 4.2-4.5
Hình ảnh được chụp bằng máy phổ kế micro raman (micro raman spectroscopy - LABRAM 300; JOBINYVON; Pháp).
Các nồng độ dung dịch SWCNTs được khảo sát: - Mẫu 1: 4ml dung dịch SWCNT
- Mẫu 2: 3ml dung dịch SWCNT + 1 ml dung dịch NMP - Mẫu 3: 2ml dung dịch SWCNT + 2 ml dung dịch NMP
- Mẫu 4: 4ml dung dịch SWCNT có phủ lớp APTES để tăng độ bám dính của SWCNTs lên bề mặt đế mang.
Mẫu 1: 4ml dung dịch SWCNT
Hình 4.2: Ảnh Raman mẫu 1
Mẫu 2: 3ml dung dịch SWCNT + 1 ml NMP
Hình 4.3: Ảnh Raman mẫu 2
Hình 4.4: Ảnh Raman của mẫu thứ 3
Mẫu 4: 4ml dung dịch SWCNT có phủ lớp APTES để tăng độ bám dính của SWCNTs lên bề mặt đế mang.
Hình 4.5: Ảnh Raman mẫu 4
Các kết quả RAMAN cho thấy lớp phủ trên bề mặt là các lớp SWCNTs, đáp ứng yêu cầu tiếp theo để chế tạo CNTFET. Kết hợp với việc khảo sát tính chất điện, chúng tơi thấy rằng việc thêm vào lớp APTES để tăng độ bám dính của SWCNTs lên bề mặt đế mang silicon là cần thiết.
4.3. Kết quả quan sát bằng kính hiển vi lực nguyên tử (AFM)
Kết quả chụp AFM bề mặt đế sau khi được phủ dung dịch SWCNT lên đế bằng phương pháp phun phủ (spray coating). Khảo sát theo các nờng độ khác nhau.
Hình ảnh được chụp bằng kính hiển vi nguyên tử lực (Atomic force microscope) Tên máy: ELECTRONICA S.L; Hãng sản xuất: NANOTEC
Hình 4.6: Ảnh AFM mẫu 1
Mẫu 2: 3ml dung dịch SWCNT + 1 ml NMP
Hình 4.7: Ảnh AFM mẫu 2
Mẫu 3: 2ml dung dịch SWCNT + 2 ml NMP
Hình 4.8: Ảnh AFM mẫu 3
Từ các ảnh AFM cho thấy sự hiện diện và phân bố của CNTs trên bề mặt chip. Tuy nhiên có thể nói rằng các hình ảnh AFM khơng mang lại các thông tin chi tiết mà chúng tôi thực sự quan tâm. Sau nhiều lần quan sát bằng AFM, chúng tôi nhận thấy
rằng việc quan sát để có được thơng tin chi tiết của SWCNTs là rất khó khăn, đặc biệt trong trường hợp này khi các SWCNTs có kích thước siêu nhỏ chỉ vài nanomet. Các thiết bị có độ phân giải cao hơn như high resolution SEM, TEM là cần thiết cho công việc này trong các nghiên cứu tiếp theo.
4.4. Kết quả quan sát bằng kính hiển vi điện tử quét (SEM)
Mẫu 1: 4ml dung dịch SWCNT
Hình 4.9: Ảnh SEM mẫu 1
Mẫu 2: 3ml dung dịch SWCNT + 1 ml NMP
Hình 4.10: Ảnh SEM mẫu 2
Hình 4.11: Ảnh SEM mẫu 3
Các hình ảnh SEM (hình 4.9 - hình 4.11) cho thấy rõ ràng sự hiện diện cũng như phân bố của các SWCNTs trên bề mặt đế mang, trong đó mẫu thứ nhất cho mật độ CNTs cao nhất, và mẫu thứ 3 cho mật độ thấp nhất. Điều đó cho thấy sự phụ thuộc của lượng dung dịch sử dụng đến mật độ của sợi. Ngồi ra các sợi có xu hướng phân bố đều trên tồn bề mặt trong mẫu thứ nhất, trong khi trên bề mặt của đế mang có nhiều khoảng trống khơng chứa SWCNTs, điều này có thể dẫn đến việc không lặp lại các tính chất của linh kiện sau này (do phân bố khơng đều).
Ngồi ra việc quan sát các ảnh SEM cho thấy sự hiện diện của các tạp chất (các điểm màu sang trên ảnh SEM). Các phân tích khác của chúng tơi khơng đủ thơng tin để đưa ra kết luận về các tạp đó. Tuy nhiên chúng tơi cho rằng các tạp chất là do các solvent gây ra. Việc sử dụng các solvent với độ tinh khiết cao hay có các bước lọc (purification) cho các solvent trước khi sử dụng vì thế được đề nghị tiến hành trong các nghiên cứu sau này.
4.5. Đặc trƣng Id-Vd của SWCNT FET
Trong phần này, chúng tôi khảo sát sự thay đổi đường đặc trưng Id - Vd theo khoảng cách giữa cực nguồn và cực máng và điện thế cực cổng Vg. Các thí nghiệm đo đạc được thực hiện trên hệ đo đặc trưng I-V cho linh kiện bán dẫn (Agilent 4155C), kết nối với hệ probe station (Suss FP6).
Đặc trưng Id-Vd của SWCNT FET với W = 5µm
Hình 4.12: Đặc trưng Id – Vd của CNTFET với W = 5µm
Đặc trưng Id-Vd của SWCNT FET với W = 7µm
Hình 4.13: Đặc trưng Id – Vd của CNTFET với W = 7µm
Hình 4.14: Đặc trưng Id – Vd của CNTFET với W = 10µm
Các kết quả đo và khảo sát I-V cho thấy các SWCNT FET chế tạo ra có tính chất điện đặc trưng cho CNT FET đã được công bố bởi các nhóm nghiên cứu khác. Tuy nhiên các đặc trưng I-V cho thấy điện trở tiếp xúc giữa các đơn sợi CNTs với kim loại làm đường dẫn (metal-semiconductor contact) vẫn còn tương đối lớn (chưa thực sự là tiếp xúc ohmic) trên các CNT FET chế tạo trong luận văn này. Trong quá trình chế tao linh kiện của chúng tôi, các tiếp xúc kim loại-SWCNTs của linh kiện FET đã được ủ nhiệt trong môi trường chân không nhằm tạo tiếp xúc ohmic. Tuy nhiên để thực sự đạt được tiếp xúc Ohmic, môi trường ủ nhiệt cần thiết phải là ủ trong hỗn hợp khí N2:Ar (10:90), đây là điều kiện hiện chưa có được tại Phịng thí nghiệm Cơng nghệ Nano.
Hiện phịng thí nghiệm đang chuẩn bị để các linh kiện chế tạo tiếp theo sẽ được xử lí đúng trong điều kiện chuẩn, tạo tiếp xúc Ohmic chuẩn cho SWCNT FET.
KẾT LUẬN
Trên cơ sở tiếp nối các nghiên cứu trên thế giới và bước đầu tìm hiểu một cách có hệ thống về cơng nghệ chế tạo, ảnh hưởng của các thông số công nghệ chế tạo đến các thông số đặc trưng của transistor hiệu ứng trường sử dụng ống nano carbon, đề tài: “Thiết kế, chế tạo và kiểm tra các đặc tính điện của transistor của transistor hiệu ứng trường (FET) sử dụng ống nano carbon” bước đầu đã đạt được những kết quả sau:
1. Xây dựng qui trình và chế tạo thành cơng CNTFET theo cấu trúc back-gated. 2. Khảo sát sự phụ thuộc của nồng độ dung dịch pha SWCNT đến sự phân bố trên bề mặt đế mang silicon. Từ kết quả khảo sát, ảnh chụp raman, SEM cho các kết quả tốt, phù hợp với các kết quả đã được cơng bố [23], từ đó tìm ra điều kiện thích hợp nhất cho q trình thực nghiệm chế tạo SWCNT FET.
3. Quá trình phủ dung dịch ống nano carbon đơn vách lên bề mặt đế sử dụng phương pháp phủ phun (spray coating) với các điều kiện về nhiệt độ đế, khoảng cách và nồng độ dung dịch cho kết quả tốt (thể hiện qua ảnh chụp AFM và SEM), ống nano carbon phủ đều trên bề mặt đế.
Tuy nhiên phương pháp này còn điểm hạn chế là khơng kiểm sốt được chắc chắn ống nano carbon sau khi phủ có nối được giữa cực ng̀n và cực máng hay chưa. Hiện tại cần tìm hiểu phương pháp thực hiện quá trình này cho tỷ lệ thành cơng cao hơn và có thể kiểm sốt tốt vị trí của ống nano carbon.
4. Sản phẩm CNTFET tạo thành có đặc trưng Id-Vd phù hợp với các tài liệu nghiên cứu được cơng bố trước đó [12] [13]
5. Bước đầu khảo sát một cách hệ thống sự ảnh hưởng của khoảng cách từ cực máng đến cực nguồn đến đặc trưng Id-Vd khi thế điều khiển áp vào cực cổng thay đổi. Các thông số được thiết lập để khảo sát tại phần phụ lục 1.
HƢỚNG PHÁT TRIỂN TIẾP THEO
Sau khi nghiên cứu, trao đổi, chúng tôi đề xuất các hướng nghiên cứu sau đây, để hồn chỉnh qui trình chế tạo SWCNT FET với các tính chất và đặc trưng tốt hơn:
1. Thay đổi quy trình cơng nghệ để chế tạo các sợi CNT có tính định hướng, đơn sợi hay bó sợi bằng việc sử dụng từ trường trong quá trình phun, phủ dung dịch CNT lên trên bề mặt đế mang silicon.
2. Do điều kiện của Phịng thí nghiệm, đặc biệt là thiết bị quang khắc chỉ có thể chế tạo cấu trúc xuống kích thước micron, việc chế tạo các FET là khơng có ý nghĩa thực tế do các FET hiện nay đã được chế tạo xuống kích thước nanomet. Tuy nhiên các SWCNT FET với chiều dài kênh dẫn ở kích thước micron lại có nhiều ứng dụng ưu việt trong nhiều lĩnh vực khác. Ví dụ các SWCNT FET hồn tồn thích hợp để làm các cảm biến khí và cảm biến sinh học (nanobiosensors) để đo nồng độ các chất sinh học.
TÀI LIỆU THAM KHẢO
Tiếng việt
1. Đào Khắc An (2009), Công nghệ micrô và nanô điện tử, Nhà xuất bản Giáo Dục, Đà Nẵng.
2. Trần Thị Cầm (2007), Giáo trình Cấu kiện điện tử, Hà Nội.
3. Nguyễn Thị Lưỡng (2010), Linh kiện điện tử nano.
4. Quách Huy Tường (2010), Ống nano carbon – Các phương pháp chế tạo, tính