Khối rate matching cho LDPC chứa đựng bit được lựa chọn và bit xen kẽ. Chuỗi bit đầu vào khối rate matching là d0,d1,d2,...,dN -1. Chuỗi bit đầu ra sau khối rate matching là f0, f1, f2,..., fE-1. Khối rate matching thực hiện điều phối tốc độ sao cho dữ liệu đầu ra sau khối rate tham chiếu phù hợp với số lượng bit khả dụng trên lưới tài nguyên. Ngoài ra khối rate matching còn thực hiện xáo trộn bit xen kẽ để chống lỗi cụm. Việc truyền lại dữ liệu mã khối cũng được thực hiện trong khối bit lựa chọn, có tối đa 4 phiên bản truyền lại, tại phía giải mã có thể thực kết hợp các bit đảo ngược khác nhau giúp cho giải mã thông tin được tốt hơn.
Chuỗi bit đầu vào của bộ block interleaver được kí hiệu như sau: 𝑑%, 𝑑#, 𝑑$, . . . , 𝑑3"#với N là số lượng bit. Chuỗi bit này được chia làm 32 sub-block. Chuỗi đầu ra sau bộ sub-block interlever được kí hiệu là 𝑦%, 𝑦#, 𝑦$, . . . , 𝑦3"#
Bộ bit sau khi Sub-block interleaving là 𝑦%, 𝑦#, 𝑦$, . . . , 𝑦3"# được sắp xếp vào một bộ đệm có độ dài N. Kí hiệu E là chiều dài chuỗi đầu ra của bộ rate matching ứng với khối mã hóa thứ rth và rvidx là số redundancy version (RV) sử dụng cho kênh truyền (rvidx = 0,1,2 hoặc 3), chuỗi bit đầu ra của bộ rate matching được kí hiệu 𝑒), k = 0,1,..., 𝐸 − 1. Chuỗi bit 𝑒%, 𝑒#, 𝑒$, . . . , 𝑒@"# sẽ được xáo trộn với chuỗi bit 𝑓%, 𝑓#, 𝑓$, . . . , 𝑓@"#, trong đó E <=8192
Hình 2.7: Mô tả bit xen kẽ cho điều chế 256QAM
Với HARQ-ACK truyền trên kênh PDSCH, số symbol điều chế trên mỗi layer là 𝑄ACKA với số CRC bít L = 0. Chuỗi bit đầu vào rate matching là 𝑑%, 𝑑#, 𝑑$, . . . , 𝑑3"#. Rate matching thực hiện với kích thước chuỗi đầu ra 𝐸 = 𝑁5 ⋅ 𝑄′ACK⋅ 𝑄&, trong đó:
39
§ 𝑁5 là số layer xử lý trong kênh PDSCH;
§ 𝑄& là mức điều chế dùng trong kênh PDSCH.
Chuỗi bit thông tin đầu ra sau khi xử lý rate matching là 𝑓%, 𝑓#, 𝑓$, . . . , 𝑓@"#.