Hình 3.9: a. Sơ đồ khối tổng quát của DEMUX 1-2 b. Sơ đồ nguyên lý của DEMUX 1-2
40
Mạch phân kênh 1-2 ngõ ra cĩ 1 ngõ vào dữ liệu (A), 2 ngõ ra(Y1, Y0) và cĩ 1 điều khiển (X), hoạt động dựa vào bảng chân trị sau:
Khi X = 0 thì A nối vối Y0 Khi X = 1 thì A nối vối Y1 Biểu thức logic của Y0 và Y1 là:
𝑌0 = 𝐴. 𝑋̅ 𝑌1 = 𝐴. 𝑋 3.7. Bộ phân kênh họ TTL Z : ngõ vào dữ liệu S1,S2,S3 : ngõ điều khiển Y0, Y1,…Y7 : ngõ ra E : chân cho phép Hình 3.10. Phân kênh TTL
41 Nguyên lý hoạt động :
Mạch phân kênh 1-8 như hình 7.3 cĩ 1 ngõ vào dữ liệu (Z), 8 ngõ ra (Y7,Y6,.. Y0) và cĩ 3 điều khiển (S1,S2,S3), chân cho phép tích cực mức thấp, hoạt động dựa vào bảng chân trị sau:
Hình 3.12. Bảng chân lý
Khi chân E ở mức cao thì DEMUX khơng hoạt động
Khi chân E ở mức thấp thì DEMUX hoạt động, ngõ vào Z sẽ nối với: Y0 khi S3S2S1=000 Y1 khi S3S2S1=001 Y2 khi S3S2S1=010 Y3 khi S3S2S1=011 Y4 khi S3S2S1=100 Y5 khi S3S2S1=101 Y6 khi S3S2S1=110 Y7 khi S3S2S1=111
42
Bài 4 Mạch tuần tự Mục tiêu:
- Thiết kế và lắp ráp hồn thiện bộ đếm Modul bất kỳ (đồng bộ và khơng đồng bộ) từ các Trigơ, sau đĩ khảo sát.
- Tích cực, chủ động và sáng tạo trong học tập
4.1. Các loại FF cơ bản:
Hình 4.1. Sơ đồ và bảng trạng thái cổng NAND
Dựa vào bảng trạng thái của cổng NAND, ta cĩ:
+ S=0, R= 1 Q=1. Khi Q=1 hồi tiếp về cổng NAND 2 nên cổng NAND 2 cĩ 2 ngõ vào bằng 1, vậy Q= 0.
+ S=0, R= 1 Q=1. Khi Q=1 hồi tiếp về cổng NAND 1 nên cổng NAND 1 cĩ 2 ngõ vào bằng 1, vậy Q= 0.
+ S= R =0 Q = Q =1 đây là trạng thái cấm.
+ S= R =1, Giả sử trạng thái trước đĩ cĩ Q =1, Q = 0 hồi tiếp về cổng NAND 1 nên cổng NAND 1 cĩ một ngõ vào bằng 0, vậy Q = 1 FF R-S giữ nguyên trạng thái cũ. Như vậy gọi là FF khơng đồng bộ bởi vì chỉ cần một trong hai ngõ vào S hay R thay đổi thì ngõ ra cũng thay đổi theo. Về mặt kí hiệu, các FF R-S khơng đồng bộ được kí hiệu như hình 4.2:
43
4.2. RS – FF
Hình 4.3. Hình cổng OR
Hình 4.3: FF R-S khơng đồng bộ sử dụng cổng NOR và bảng trạng thái. - Dựa vào bảng trạng thái của cổng NOR, ta cĩ:
+ S=0, R= 1 Q = 0. Khi Q=0 hồi tiếp về cổng NOR 2 nên cổng NOR 2 cĩ 2 ngõ vào bằng 0 Q= 1. Vậy Q= 0 và Q= 1.
+ S=0, R= 1 Q= 0. Khi Q= 0 hồi tiếp về cổng NOR 1 nên cổng NOR 1 cĩ 2 ngõ vào bằng 0 Q= 1. Vậy Q= 1và Q= 0.
+ Giả sử trạng thái trước đĩ cĩ S =0, R = 1 Q =0, Q = 1.
Nếu tín hiệu ngõ vào thay đổi thành : S = 0, R = 0 ( R chuyển từ 1→ 0 ) ta cĩ: S =0 và Q = 0 Q= 1.
R = 0 và Q= 1 Q = 0 FF R-S giữ nguyên trạng thái trước đĩ.
+ Giả sử trạng thái trước đĩ cĩ S = 1, R = 0 Q = 1, Q = 0.
Nếu tín hiệu ngõ vào thay đổi thành : R = 0, S = 0 ( S chuyển từ 1 → 0 ) ta cĩ: R =0 và QQ = 0 Q = 1.
S= 0 và Q = 1 Q= 0 FF R-S giữ nguyên trạng thái trước đĩ.
44
Hình 4.5. Sơ đồ logic và ký hiệu RS – FF của mức 0
CK = 0: cổng NAND 3 và 4 khĩa khơng cho dữ liệu đưa vào, vì cổng NAND 3 và 4 đều cĩ ít nhất một ngõ vào CK = 0 S= R =1 Q = Q: FF R-S giữ nguyên trạng thái cũ.
- CK =1: cổng NAND 3 và 4 mở. Ngõ ra Q sẽ thay đổi tùy thuộc vào trạng thái của S và R.
+ S= 0, R = 0 S= 1, R =1Q = Q + S= 0, R = 1 S= 1, R =0Q = 0 + S= 1, R = 0 S= 0, R =1 Q = 1 + S= 1, R = 1 S= 0, R =0 Q = X
Trong trường họp này tín hiệu đồng bộ Ck tác động mức 1, nếu tín hiệu Ck tác động mức 0 ta mắc thêm cổng đảo như hình 2.5
Hình 4.6.Các tín hiệu điều khiển Ck
Định nghĩa xung Clock và các tác động của xung Clock
Theo trên ta thấy các ngõ ra của FF chỉ thay đổi khi C = 1. Tuy nhiên sự thay đổi ở ngõ vào là liên tục thì khơng thể xác định trạng thái ngõ ra tại thời điểm bất kỳ. Để tránh điều này này lệnh C được thay bằng các xung điện tuần tự theo thời gian và mỗi khi xuất hiện một xung ngõ ra của các FF thay đổi trạng thái một lần.
Các xung điện như vậy gọi là xung nhịp hay xung đồng hồ ký hiệu là CK. Xung Clock thường là một chuỗi xung hình chữ nhật hoặc sĩng hình vuơng. Xung Clock được phân phối đến tất cả các bộ phận của hệ thống. Và hầu hết ngõ ra của
45
hệ thống chỉ thay đổi trạng thái khi cĩ một xung Clock thực hiện một bước chuyển tiếp.
Tùy thuộc vào mức tích cực của tín hiệu đồng bộ Ck , chúng ta cĩ các loại tín hiệu điều khiển như hình 2.6.
+ Ck điều khiển theo mức 1 + Ck điều khiển theo mức 0
+ Ck điều khiển theo sườn lên (sườn trước) + Ck điều khiển theo sườn xuống (sườn sau)
Hình 4.7: Các loại tín hiệu điều khiển của Ck
4.3. D – FF
Hình 4.9
Bảng trạng thái hình
Hình 4.10. Bảng trạng thái D- FF
Dạng sĩng của ngõ ra Q theo ngõ vào D khi cĩ xung CK tác động hình
46 Giả sử trạng thái ban đầu D = 0, Q = 1.
- Tại cạnh lên của xung CK lần thứ nhất xuất hiện D = 0 vì thế Q = 0. - Tại cạnh lên của xung CK lần thứ hai xuất hiện D = 1 vì thế Q = 1. - Tại cạnh lên của xung CK lần thứ ba xuất hiện D = 0 vì thế Q = 0.
- Tương tự tại các cạnh lên kế tiếp của xung CK ngõ ra Q thay đổi theo ngõ vào D. 4.4. JK – FF Hình 4.8. Ký hiệu và cấu trúc JK – FF Ck J K QK 0 0 Q ( nhớ) 0 1 0 ( xĩa) 1 0 1( lập) 1 1
Q(thay đổi trạng thái theo mỗi xung nhịp) Hình 4.9. Bảng trạng thái JK – FF Trong đĩ: - J, K là các ngõ vào dữ liệu. - Q, Q là các ngõ ra. - Ck là tín hiệu xung đồng bộ
47 - QK là trạng thái ngõ ra
Giải thích hoạt động của FF J-K theo bảng trạng thái hình 2.8:
Khi chưa cĩ CK tức CK = 0 thì bất chấp ngõ vào J, K trạng thái ngõ ra sau tầng thứ 1 là 1 ta cĩ Qk = Q tức trạng thái trước đĩ của mạch.
Ta xét các trường hợp khi cĩ xung CK
Trường hợp J = 0, K = 0 tương tự như trên ta cũng cĩ Qk = Q Trường hợp J = 1, K = 0.
+ Giả sử Q = 0 khi cĩ xung mạch sẽ biến đổi trạng thái như hình 4.10
Hình 4.10
+ Giả sử Q = 1 trạng thái của mạch như hình 2.11
Hình 4.11
Khi cĩ xung mạch khơng đổi trạng thái tức Qk = Q = 1. Ta thấy rằng khi J = 1, K = 0 khi cĩ xung đồng hồ ( xung clock) tác động trạng thái ngõ ra bắt buộc là Qk = 1
Trường hợp J = 0, K = 1 lý luận tương tự ta được Qk = 1 Trường hợp J = 1, K = 1.
+ Giả sử Q = 0 khi cĩ xung mạch sẽ đổi trạng thái như hình 2.12
Hình 4.12
48
Hình 4.13
Ta thấy trường hợp này mạch luơn thay đổi trạng thái so với trước đĩ khi cĩ xung tác động Qk = Q
Giải thích hoạt động của Flip – Flop J-K theo dạng sĩng tín hiệu như hình 2.14 - Giả sử ban đầu J = K = 0, Q = 1 thì Q0 = 1
Tại cạnh lên thứ nhất của xung CK xuất hiện, J = 0, K = 1 thì FF bị xĩa về trạng thái Q = 0.
Tại cạnh lên thứ hai của xung CK xuất hiện, J = 1, K = 1 thì FF bị lật trạng thái so với trạng thái trước đĩ Q = 1.
Tại cạnh lên thứ ba của xung CK xuất hiện, J = 0, K = 0 thì FF vẫn giữ nguyên trạng thái trước đĩ Q =1.
Tại cạnh lên thứ tư của xung CK xuất hiện, J = 0, K = 0 đây là điều kiện thiết lập Q = 1, tuy nhiên trước đĩ Q = 1 nên trạng thái này được giữ nguyên.
Tại cạnh lên kế tiếp của xung CK xuất hiện, J = 1, K = 1 thì FF bị lật trạng thái trước đĩ làm cho Q = 0.
Hình 4.14
4.5. T – FF
Mạch FF – T được xây dựng từ FF – JK bằng cách nối chung J và K lại với nhau và bảng trạng thái như hình 4.15 :
49
Dạng sĩng của ngõ ra Q theo ngõ vào T khi cĩ xung CK tác động như hình 4.16 :
Hình 4.16
Giải thích hoạt động của FF – T theo tác động của xung CK: Giả sử trạng thái ban đầu T = 0, Q = 0.
Tại cạnh lên của xung CK lần thứ nhất xuất hiện T = 0 vì thế Q = 0.
Tại cạnh lên của xung CK lần thứ hai xuất hiện T = 1 vì thế ngõ ra Q của FF bị lật trạng thái trước đĩ tức là Q = 1.
Tại cạnh lên của xung CK lần thứ ba xuất hiện T = 0 thì ngõ ra của FF giữ nguyên trạng thái trước đĩ tức là Q = 1.Tương tự tại các cạnh lên kế tiếp của xung CK ngõ ra Q thay đổi theo ngõ vào T như bảng trạng thái hình 4.15.
50
Bài 5 Mạch ghi dịch Mục tiêu:
- Thiết kế, lắp ráp và khảo sát các bộ ghi dịch từ các Trigơ. - Tích cực, chủ động và sáng tạo trong học tập.
5.1. Nguyên lý chung
Thanh ghi dịch được thực hiện bằng cách ghép nối tiếp nhiều FF (thường là D flip flop) với nhau. Xung ck tác động đồng thời lên tất cả các flip flop. Ngõ ra cĩ thể lấy ở các ngõ ra của flip flop (gọi là ngõ ra song song) hoặc ở ngõ ra ở tầng cuối cùng (gọi là ngõ ra nối tiếp)
Hình 5.1. Mạch ghi dịch
Là sơ đồ một mạch ghi dịch 4 bit đơn giản, mạch gồm 4 FF D nối thành chuỗi (ngã ra Q của FF trước nối vào ngã vào D của FF sau) và các ngã vào CK được nối chung lại (các FF chịu tác động đồng thời). Mạch ghi dịch này cĩ khả năng dịch phải.
Ngã vào DA của FF đầu tiên được gọi là ngã vào dữ liệu nối tiếp, các ngã ra QA, QB, QC, QD là các ngã ra song song, ngã ra của FF cuối cùng (FF D) là ngã
ra nối tiếp .Trước khi cho mạch hoạt động, tác dụng một xung xĩa vào các ngã
vào CL (đưa các chân đã được nối chung xuống thấp rồi lên cao) để các ngã ra QA = QB = QC = QD = 0.
Cho dữ liệu vào DA, sau mỗi xung đồng hồ, dữ liệu từ tầng trước lần lượt truyền qua tầng sau. (Giả sử DA là chuỗi dữ liệu gồm 3 bit cao, 2 bit thấp rồi 1 cao và 1 thấp), trạng thái các ngã ra của các FF cho ở Bảng 5.2
51
Hình 5.2. Bảng trạng thái
Các mạch ghi dịch được phân loại tùy vào số bit (số FF), chiều dịch (phải/trái), các ngã vào/ra (nối tiếp/song song).
Để cĩ mạch dịch trái, dữ liệu nối tiếp đưa vào ngã vào D của FF cuối cùng và các ngã ra của FF sau nối ngược trở lại ngã vào của FF
Hình 5.3
Cho dữ liệu nối tiếp vào ngã vào D của FF 4, sau mỗi xung đồng hồ, dữ liệu truyền từ tầng sau ra tầng trước. Giả sử chuỗi dữ liệu giống như trên, trạng thái các ngã ra của các FF cho ở hình 5.3
52
5.2. Phân loại
Trên thị trường hiện cĩ khá nhiều loại IC ghi dịch, cĩ đầy đủ các chức năng dịch phải trái, vào/ra nối tiếp, song song. Sau đây, chúng ta khảo sát 2 IC tiêu biểu:
- IC 74164: dịch phải 8 bit;
- IC 7495: 4 bit , dịch phải, trái, vào/ra nối tiếp/song song . IC 74164:
¯
Hình 5.5.
MR: Master Reset, đây cũng là chân Clear của cả mạch, tác động thấp CP: Clock pulse, ngã vào xung đồng hồ tác động cạnh lên.
IC 7495:
Hình 5.6.
Ý nghĩa các chân: S: Mode control input Ds: Serial Data input
P0 - P3 : Parrallel data inputs CP1 : Serial Clock CP2: Parrallel clock
Q0 - Q3 : Parrallel outputs
Dươi đây là các bước thao tác để thực hiện các chức năng của IC Nạp dữ liệu song song
53
- Cho S = 1, dữ liệu được đưa vào các ngã vào của các FF, CP1 bị khĩa, CP2 là ngã vào CK, dữ liệu xuất hiện ở ngã ra Q0 - Q3 khi cĩ cạnh xuống của CK
Dịch phải
- Sau khi đã nạp dữ liệu song song - Chuẩn bị dữ liệu nối tiếp. - Cho S = 0
- Đưa dữ liệu nối tiếp vào ngã vào Ds, CP2 bị khĩa, CP1 là ngã vào CK, khi CK tác động, dữ liệu sẽ dịch phải từng bit một trên các ngã ra Q0 - Q3
Dịch trái
- Nối ngã ra FF sau vào ngã vào song song của FF trước - P3 là ngã vào nối tiếp
- S = 1 để cách ly ngã ra FF trước với ngã vào FF sau
- CP2 là ngã vào xung CK, dữ liệu sẽ dịch trái ứng với cạnh xuống của CK. Lưu ý: Mặc dù cĩ 2 ngã vào cho xung CK nhưng khi sử dụng chúng thường được nối chung lại, lý do là vì ứng với một trạng thái của tín hiệu điều khiển S chỉ cĩ một trong hai cổng AND mở để cho tín hiệu CK đi qua.
5.3. Ứng dụng
Ghi dịch cĩ khá nhiều ứng dụng:
- Một số nhị phân khi dịch trái 1 bit, giá trị được nhân lên gấp đơi và được chia hai khi dịch phải một bit.
Thí dụ số 1010.00 = 1010 khi dịch trái thành 10100.0 = 2010 và khi dịch phải thành 101.000 = 510.
- Trong máy tính thanh ghi (tên thường gọi của mạch ghi dịch) là nơi lưu tạm dữ liệu để thực hiện các phép tính, các lệnh cơ bản như quay, dịch ....
song song, dùng thiết kế các mạch đèn trang trí, quang báo. . . ..- Ngồi ra, mạch ghi dịch cịn những ứng dụng khác như: tạo mạch đếm vịng, biến đổi dữ liệu nối tiếp
5.4. Mạch ghi dịch TTL
54
55
Bài 6 Mạch đếm Mục tiêu:
- Thiết kế và lắp giáp được các mạch đếm đồng bộ và bộ đếm khơng đồng bộ. - Lựa chọn các loại IC số thơng dụng để tạo thành bộ đếm theo yêu cầu cho
trước.
- Tích cực, chủ động và sáng tạo trong học tập.
6.1. Phân loại
Mạch đếm thực hiện chức năng đếm lên hoặc đếm xuống dưới tác động của xung đồng hồ (xung CK). Mạch đếm cĩ thể chia làm hai loại như sau:
Mạch đếm khơng đồng bộ là mạch đếm mà người ta sử dụng các FF liên kết với nhau theo dạng nối tiếp. Mỗi ngõ ra của một FF đồng thời làm xung CK cho tầng sau. Vì vậy các FF sẽ đổi trạng thái một cách tuần tự từ FF đầu tiên đến FF cuối cùng.
Mạch đếm đồng bộ các FF được kích hoạt song song bởi xung CK, đều này làm cho các FF thay đổi trạng thái đồng thời.
6.2. Cấu tạo và nguyên lý làm việc 6.2.1. Mạch đếm lên khơng đồng bộ
Xây dựng mạch đếm lên nhị phân 3 bit, hình 3.1
Hình 3.1: Cấu trúc mạch đếm lên khơng đồng bộ
Mạch đếm lên nhị phân 3 bit với xung CK tác động cạnh xuống và ngõ vào xĩa CLR tích cực ở mức thấp.
56 Bảng trạng thái hình 3.2: CK Q2 Q1 Q0 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0 Hình 3.2
Giải thích hoạt động của mạch:
Giả sử trạng thái ban đầu các ngõ ra Q0 = Q1 = Q2 = 0 .
Các ngõ vào J, K của FF đều nối lên mức cao nên các FF luơn lật trạng thái ngõ ra khi cĩ xung CK tác động cạnh xuống.