d. Nhóm lệnh chuyền ựiều khiển:
3.3.4.Một số thanh ghi của AVR ATMEGA8535:
Thanh ghi trạng thái SREG:
Thanh ghi trạng thái có 8 bit cờ ựóng vai trò báo hiệu trạng thái hiện tại của bộ xử lý. Tất cả các bit ựó ựược xoá khi reset và có thể ựược ựọc và ghi bởi chương trình.
7 6 5 4 3 2 1 0
I T H S V N Z C
I : cho phép ngắt toàn cục. Việc thiết lập bit này cho phép tất cả ngắt. Xoá bit này cấm hết tất cả ngắt
T : bit copy storage ựược sử dụng với lệnh nạp và lưu trữ bit ựể nạp hay lưu trữ các bit từ một thanh ghi vào thanh ghi khác.
H : half carry flag. Chỉ cho thấy sự nhớ một nửa trong một số lệnh số học. S : sign flag. Bit này là kết quả của EXOR giữa cờ phủ ựịnh N và cờ tràn
Trường đại học Nông nghiệp Hà Nội Ờ Luận văn thạc sĩ nông nghiệp ...39
V : cờ tràn lấy bù nhị phân N : cờ phủ ựịnh (Nagative Flag)
Z : zero flag báo một kết quả bằng 0 sau khi thực hiện một phép tắnh số học hay logic.
C : cờ nhớ carry.
Thanh ghi con trỏ ngăn xếp
Thanh ghi này có ựộ rộng 2 byte ựược gọi là SPH và SPL. Bởi vì SP ựược khởi tạo bằng $0000 khi reset nên chương trình người dùng cần khởi tạo SP cho thắch hợp vì ựịa chỉ bắt ựầu của Interal SRAM dùng làm ngăn xếp bắt ựầu từ $60.
Thanh ghi che ngắt chung GICR
GICR (General Interupt Control Register) ựược sử dụng ựể cho phép hoặc cấm các ngắt ngoài riêng biệt bằng cách ựặt lại các bit có liên quan. đồng thời khi ựó bit I trong thanh ghi SREG ựược set bằng 1 thì ngắt mới ựược xảy ra.
7 6 5 4 3 2 1 0
INT1 INT0 INT2
Thanh ghi cờ ngắt chung GIFR
GIFR (General Interupt Flag Register) chỉ báo cho thấy nếu một ngắt ựã xuất hiện. Nếu một ngắt ngoài xuất hiện thì cờ INT tương ứng trong GIFR ựược ựặt thành 1.Thanh ghi này ựiều khiển cho phép hay cấm ngắt ngoài INT0 hay INT1 thông qua hai bit 7,6 của thanh ghi này
7 6 5 4 3 2 1 0
Trường đại học Nông nghiệp Hà Nội Ờ Luận văn thạc sĩ nông nghiệp ...40 Thanh ghi ựiều khiển toàn cục MCUCR
Các bit trong thanh ghi ựiều khiển toàn bộ vi ựiều khiển (MCU Control Register). điều khiển các chế ựộ cho phép hay cấm truy nhập bộ nhớ ngoài, chế ựộ ngủ, và ựiều khiển sự phát hiện ngắt ngoài.
7 6 5 4 3 2 1 0
SM2 SE SM1 SM0 ISC11 ISC10 ISI01 ISC00
Bit 7: SRE cho phép SRAM ngoài.
Bit 6: SRW bit trạng thái chờ truy nhập SRAM ngoài Bit 5: SE cho phép ngủ
Bit 4: SM chế ựộ ngủ SM=1 là chế ựộ ngủ, SM=0 chế ựộ ghim dòng tiêu thụ Bit 3,2: ISC11, ISC10 bit ựiều khiển ngắt (ngắt theo sườn hay mức)
Bit 1,0: ISC01, ISC00 chọn ngắt ngoài theo sườn hay mức, tắch cực thấp hay cao.
Thanh ghi trạng thái bộ xử lý MCUSR
Cung cấp thông tin về nguồn tắn hiệu reset (reset ngoài hay reset do watchdog timer)
Thanh ghi TIMSK (adsbygoogle = window.adsbygoogle || []).push({});
đây là thanh ghi ựiều khiển cho phép ngắt của Timer/Counter
OCIE2 : Timer/Counter2 output compare match interrupt enable. TOEI2 : Cho phép ngắt tràn của Timer/Counter2
TICIE1: Cho phép ngắt Input Capture của Timer/counter1 OCIE1A: Cho phép ngắt Output compareA của Timer/counter
Trường đại học Nông nghiệp Hà Nội Ờ Luận văn thạc sĩ nông nghiệp ...41
OCIE1B: Cho phép ngắt Output compareB của Timer/counter TOIE1: Cho phép ngắt tràn của Timer/counter1.
TOIE0: Cho phép ngắt tràn của Timer/counter0.