3. CÁC CẤU TRÚC LẬP TRÌNH CƠ BẢN
1.5Biểu đồ thời gian của các lệnh ghi/đọc
Hình 4-6 và Hình 4-7 là các biểu đồ thời gian đã được đơn giản hoá của các tín hiệu cơ bản trong CPU 8086 cho các lệnh ghi/đọc bộ nhớ hoặc thiết bị ngoại vi.
Một chu kỳ ghi/đọc bình thường (còn gọi là chu kỳ buýt) của CPU kéo dài 4 chu kỳ đồng hồ. Các chu kỳ đồng hồ được đánh dấu là T1, T2, T3 và T4. Nếu CPU làm việc với
tần số đồng hồ 5MHz thì một chu kỳ đồng hồ kéo dài T=200ns và một chu kỳ buýt kéo dài 4*T=800ns.
Chúng ta mô tả tóm tắt các hiện tượng xảy ra trong một chu kỳ T nói trên.
Chu kỳ T1:
Trong chu kỳ này địa chỉ của bộ nhớ hay thiết bị ngoại vi được đưa ra trên các đường địa chỉ, hoặc địa chỉ/dữ liệu và địa chỉ/ trạng thái. Các tín hiệu điều khiển ALE, DT/R,IO/M cũng được đưa ra để giúp việc hoàn tất việc giữ thông tin địa chỉ này.
Chu kỳ T2:
Trong chu này CPU đưa ra các tín hiệu điều khiển RD hoặc WR, DEN và tín hiệu dữ liệu trên D0 - D7 nếu là lệnh ghi. DEN thường dùng để mở các bộ đệm của buýt dữ liệu nếu như chúng được dùng trong hệ. Tại cuối kỳ T2 (và giữa mỗi chu kỳ T của Tw, nếu có) CPU lấy mẫu tín hiệu READY để xử lý trong chu kỳ tiếp theo khi nó phải làm việc với bộ nhớ hoặc thiết bị ngoại vi chậm.
ALE T1 CLOCK T2 T3 T4 AD15 - AD0 A19/S6 - A16/S3 DT/R __ IO/M __ ____ RD DEN ______ A19 - A16 S6 - S3 Truy nhập địa chỉ Trễ địa chỉ Xác lập dữ liệu Dữ liệu ngoài Rác A15 – A0 Xung đọc
CHƯƠNG 4. PHỐI GHÉP VI XỬ LÍ VỚI BỘ NHỚ VÀ CÁC THIẾT BỊ VÀO/RA
Chu kỳ T3:
Trong chu kỳ này CPU dành thời giờ cho bộ nhớ hay thiết bị ngoại vi khi nhập dữ liệu. Nếu là chu kỳ đọc dữ liệu thì tại cuối T3 CPU sẽ lấy mẫu tín hiệu của buýt dữ liệu.
Nếu tại cuối chu kỳ đồng hồ T2 (hoặc giữa mỗi chu kỳ T của Tw) mà CPU phát hiện ra tín hiệu READY=0 (do bộ nhớ hay thiết bị ngoại vi đưa đến) thì CPU tự xen vào sau T3 một vài chu kỳ T để tạo chu kỳ đợi Tw = n*T nhằm kéo dài thời gian thực hiện lệnh, tạo điều kiện cho bộ nhớ hoặc thiết bị ngoại vi có đủ thời gian hoàn tất việc ghi/đọc dữ liệu.
Chu kỳ T4:
Trong chu kỳ này các tín hiệu trên buýt được đưa về trạng thái bị động để chuẩn bị cho chu kỳ buýt mới. Tín hiệu WR trong khi chuyển trạng thái từ 0 lên 1 sẽ kích hoạt động quá trình đưa vào bộ nhớ hay thiết bị ngoại vi.
Trên các biểu đồ đọc ghi cũng biểu diễn các thông số quan trọng về mặt thời gian liên quan đến tốc độ hoạt động tối thiểu cần thiết của các bộ nhớ hoặc thiết bị ngoại vi nếu chúng muốn làm việc với CPU 5MHz.
Trong biểu đồ thời gian đọc (Hình 4-6) ta thấy việc truy nhập bộ nhớ kéo dài trong khoảng thời gian từ T1 - T3 (gần 3 chu kỳ đồng hồ 3*T = 600 ms). Trong tổng số thời
ALE T1 CLOCK T2 T3 T4 AD15 - AD0 A19/S6 - A16/S3 DT/R __ IO/M __ _____ WR DEN ______ A19 - A0 from 74LS373 to memory A19 - A16 S6 - S3 A19 - A0 from 74LS373
A15 – A0 D15 - D0 (tới buýt ngoài )
2 xung nhịp Độ rộng xung
ghi
Chờ dữ liệu Trễ điều khiển
gian này phải tính đến thời gian trễ khi chuyền địa chỉ ttrễ địa chỉ = 110ns, thời gian giữ của dữ liệu khi đọc tgiữR = 30 ns và thời gian trễ do việc truyền tín hiệu qua các mạch đệm nhiều nhất là ttrễ đệm = 40ns. Như vậy các bộ nhớ nối với 8086 - 5MHz cần phải có thời gian truy nhập nhỏ hơn:
3*T - ttrễ địa chỉ - tgiữR - ttrễ đệm = 600 - 110 - 30 - 40 = 420ns.
Mặt khác với CPU 8086 5MHz thì độ rộng xung đọc là TRD = 325ns, đó là thời gian đủ dài để cho bộ nhớ với thời gian truy nhập cỡ 420ns làm việc.
Trong biểu đồ thời gian ghi (Hình 4-7) ta thấy phải có một thời gian giữ dữ liệu tối thiểu để ghi tgiữW = 88ns sau khi WR đột biến từ 0 lên 1. trong thực tế thời gian này gần như bằng 0 đối với bộ nhớ thông dụng. Độ dài của xung ghi đối với CPU 8086 - 5MHz là tWR = 340ns cũng là phù hợp với các bộ nhớ với thời gian truy nhập cỡ 450ns.