Mơ tả chức năng chung

Hoạt động của thiết bị được điều khiển bởi ngõ vào SHD và MOD. Khi SHD lên mức cao EM4095 ở chế độ sleep, sự tiêu thụ dịng là ít nhất. Ở chế độ cấp nguồn ngõ vào SHD phải ở mức cao để cho phép khởi tạo đúng. Khi SHD ở mức thấp mạch điện được cho phép phát ra sĩng RF, nĩ bắt đầu giải điều chế bất kì tín hiệu amplitude modulation (AM) nào thấy được trên anten. Tín hiệu số đến từ khối giải điều chế AM được đưa ra chân DEMOD_OUT để vi điều khiển cĩ thể giải mã và xử lý.

Mức cao trên chân MOD điều khiển ba trạng thái của driver anten chính đồng bộ với sĩng mang RF. Trong khi MOD ở mức cao thì VCO và chuỗi giải điều chếAM được giữ ở trạng thái trước khi chân MOD lên mức cao. Điều này bảo đảm cĩ được sự phục hồi nhanh sau khi chân MOD được giải phĩng. Sự chuyển mạch ON của VCO và giải điều chế AM được trì hỗn bởi khối 41 RF sau khi cĩ cạnh xuống trên chân MOD. Trong trường hợp này VCO và giải điều chế AM hoạt động mà khơng cĩ sự nhiễu loạn bởi sự cộng hưởng của mạch anten.

Khối anolog :

Mạch cho phép 2 chức năng cơ bản của khối RFID: truyền và nhận dữ liệu. Khâu truyền bao gồm anten driving và điều chế AM của sĩng RF. Bộ điều khiểnantenna drivers đưa dịng điện ra anten ở bên ngồi để phát ra trường điện từ. Khâu nhận bao gồm khối giải điều chế AM tín hiệu điều chế của transponder (tag, thẻ) cảm nhận từ anten. Điều này đạt được bằng cách cảm nhận sự hấp thụ tín hiệu điều chế từ transponder (tag, thẻ).

Khâu truyền:

Dựa vào sơ đồ khối, khâu truyền hoạt động dựa vào khối vịng khĩa pha Phase Locked Loop (PLL) và bộ điều khiển antenna drivers. Bộ điều khiển DriversBộ điều khiển antenna drivers cung cấp bộ đọc trạm gốc reader basestation antenna với năng lượng thích hợp. Chúng cấp dịng tại tần số cộng hưởng 125 kHz. Dịng được cấp bởi bộ điều khiển drivers phụ thuộc vào Q của mạch cộng hưởng bên

GVHD: Lưu Văn Đại

42

ngồi. Dịng này cĩ giá trị khơng nên vượt quá giá trị đỉnh lớn nhất là 250 mA (cĩ thể xem thêm phần cấu hình hoạt động đặc trưng của dịng điện cho anten). Cĩ một nhân tố giới hạn khác cho dịng của anten là đối lưu nhiệt của vỏ linh kiện. Giá trị dịng đỉnh cực đại cĩ thể được thiết kế trong trường hợp này là nhiệt độ mối nối bên trong khơng vượt quá giá trị nhiệt độ mối nối lớn nhất ở điều kiện nhiệt độ mơi trường xung quanh lớn nhất. 100% sự điều chế được thực hiện khi bộ điều khiển chuyển sang trạng thái OFF. Bộ điều khiển ANT được bảo vệ để chống lại việc ngắn mạch DC của anten tới nguồn cung cấp. Khi cĩ sự cố ngắn mạch thì chân RDY/CLK được kéo xuống mức thấp trong khi đĩ bộ điều khiển chính main driver được điều khiển ở 3 trạng thái. Mạch điện cĩ thể được khởi động lại bằng việc kích chân SHD.

PLL (Phase locked loop) : PLL bao gồm bộ lọc vịng lặp, VCO, và các khối so

sánh pha. Bằng cách sử dụng một bộ chia điện dung ở bên ngồi, chân DEMOD_IN của chip sẽ lấy được thơng tin về tín hiệu điện áp cao trên anten trong thực tế. Pha của các tín hiệu này được so sánh với tín hiệu điều khiển bởi các trình điều khiển của anten. Do đĩ PLL cĩ thể chặn các tần số sĩng mang để khơng cho nĩ làm ảnh hưởng đến tần số cộng hưởng của anten. Phụ thuộc vào kiểu anten mà tấn số cộng hưởng của hệ thống cĩ thể là bất cứ giá trị nào trong phạm vi từ 100 kHz tới 150 kHz. Bất cứ khi nào tần số cộng hưởng ở trong phạm vi này thì nĩ sẽ được duy trì bởi PLL.

Khối tiếp nhận: Sự giải điều chế tín hiệu đầu vào cho khối tiếp nhận được thực

hiện bởi cảm biến điện áp ở trên anten. Ngồi ra chân DEMOD_IN cũng được sử dụng như là một đầu vào của khối tiếp nhận. Chú ý rằng mức độ tín hiệu trên đầu vào DEMOD_IN phải thấp hơn VDD-0.5V và cao hơn VSS+0.5V. Mức độ tín hiệu đầu vào đĩ cĩ thể được điều chỉnh bằng cách sử dụng một khối chia điện kháng ở phía bên ngồi. Ngồi ra, điện dung phân chia phải được điều hịa theo một tụ điện cộng hưởng nhỏ hơn. Phương án thực hiện giải điều chế tín hiệu AM mà ta sử dụng ở đây là dựa trên kỹ thuật "Giải điều chế đồng bộ AM".

Chương 4: Khảo sát linh kiện

GVHD: Lưu Văn Đại

43

Khối tiếp nhận bao gồm bộ lấy mẫu và lưu trữ mẫu, bộ loại bỏ thành phần một chiều, bộ lọc dải và bộ so sánh. Điện áp một chiều của tín hiệu trên chân DEMOD_IN được thiết lập bởi AGND bằng một điện trở ở bên trong. Sau đĩ tín hiệu AM được lấy mẫu, việc lấy mẫu được đồng bộ hĩa bởi một xung phát ra từ VCO. Bất cứ thành phần một chiều nào cũng sẽ được loại bỏ khỏi tín hiệu bằng cách sử dụng tụ điện CDEC. Hơn nữa để lọc bỏ tín hiệu sĩng mang cịn dư thừa, thì các tần số nhiễu cao và thấp phải được tạo ra bởi bộ lọc thơng cao thứ hai và tụ điện CDC2. Tín hiệu nhận được từ bộ khuyếch đại và bộ lọc sẽ được đưa tới bộ so sánh bất đồng bộ. Đầu ra bộ so sánh là được đệm trên chân đầu ra của chip là DEMOD_OUT.

Tín hiệu RDY/CLK :Tín hiệu này được cung cấp bởi bộ vi xử lý ở bên ngồi

với tín hiệu xung sẽ được đồng bộ hĩa với tín hiệu trên ANT1và với thơng tin về trạng thái bên trong của EM4095. Tín hiệu xung đồng bộ với ANT1 cho biết rằng PLL đã được khĩa và thời điểm hoạt động của khối tiếp nhận đã được thiết lập. Khi SHD là mức cao thì chân RDY/CLK bắt buộc phải ở mức điện áp thấp. Sau sự chuyển đổi từ mức cao về mức thấp trên SHD thì khối PLL sẽ được khởi động, và do đĩ khối tiếp nhận lại được khĩa lại. Sau khoảng thời gian TSET thì khối PLL lại được khĩa và thời điểm hoạt động của khối tiếp nhận lại được thiết lập. Tại thời điểm này , cùng một tín hiệu sẽ được truyền tới ANT1và cũng được đặt tới chân RDY/CLK để cho biết rằng bộ vi xử lý cĩ thể bắt đầu giám sát tín hiệu ở trên DEMOD_OUT và đưa ra tín hiệu xung tham chiếu tại cùng thời điểm đĩ. Xung trên chân RDY/CLK là liên tục, nĩ cũng xuất hiện trong suốt thời gian các điều khiển ANT tắt do chân MOD được đặt ở mức cao. Trong suốt khoảng thời gian TSET sự chuyển dịch từ mức cao xuống mức thấp của chân SHD cũng khiến cho chân

RDY/CLK bị “kéo xuống” bởi các điện trở kéo100 kΩ. Đây là một trong những chức năng được thêm vào của chân RDY/CLK trong trường hợp điều chế AM với chỉ số thấp hơn 100%. Trong trường hợp đĩ nĩ được sử dụng như là một

GVHD: Lưu Văn Đại

44

trình điều khiển phụ trợ dùng để giữ cho biên độ trên cuộn dây thấp hơn trong suốt quá trình điều chế.