3.4 PHҪN MӄM
3.4.1 Thanh ghi hӋ thӕng:
a. Thanh ghi SCSR1
Bit 15 Reserved
Bit 14 CLKSRC. Chӑn nguӗn cho chân CLKOUT
0 Nguӗn là xung clock cӫa CPU output 1 Nguӗn là Watchdog clock
Bits 13–12 LPM(1:0). Chӑn mode low_power (tiӃt kiӋm năng lѭӧng)
Nhӳng bit này dùng ÿӇ chӑn mode khi CPU thӵc hiӋn lӋnh IDLE
LPM(1:0) Low-Power mode selected
00 IDLE1 (LPM0) 01 IDLE2. (LPM1) 1x HALT (LPM2)
Bits 11–9 PLL Clock prescale select. Scaler cho nguӗn xung dao ÿӝng cӫa chu kì máy CLKPS2 CLKPS1 CLKPS0 System Clock Frequency
0 0 0 4 x Fin 0 0 1 2 x Fin 0 1 0 1.33 x Fin 0 1 1 1 x Fin 1 0 0 0.8 x Fin 1 0 1 0.66 x Fin 1 1 0 0.57 x Fin 1 1 1 0.5 x Fin
0 Không cho xung clock tӟi module này
1 Cho xung clock tӟi module này và chҥy bình thѭӡng
Bit 4 CAN CLKEN. CAN (Controller Area Network)
0 Không cho xung clock tӟi module này
1 Cho xung clock tӟi module này và chҥy bình thѭӡng
Bit 3 EVB CLKEN. EVB (Event Manager B)
0 Không cho xung clock tӟi module này
1 Cho xung clock tӟi module này và chҥy bình thѭӡng
Bit 2 EVA CLKEN. EVA (Event Manager A) module clock enable control bit
0 Không cho xung clock tӟi module này
1 Cho xung clock tӟi module này và chҥy bình thѭӡng
Bit 1 Reserved
Bit 0 ILLADR. Bit báo dùng sai ÿӏa chӍ hoһcÿӏa chӍ cҩm Khi dùng ÿӏa chӍ cҩm bit này sӁ set lên 1
b.Thanh ghi SCSR2
Bits 15–7 Reserved
Bit 6 Input-qualifier _ Xác nhұnÿӝ dài chuҭn cӫa tính hiӋu vào
Bit này dùng ÿӇ ÿӏnh chuҭn cho input signal ӣ các chân CAP1–6, XINT1/2,
ADCSOC, and PDPINTA/B . I/O ko sӱ dөng chӭc năng này. Trҥng thái cӫa tín hiӋu chӍ ÿәi nӃu tín hiӋuÿѭӧc giӳ hѫn 5 hoһc 11 chu kì máy:
0 5 chu kì máy 1 11 chu kì máy
Bit 5 Watchdog Override. (WD protect bit), Clear_only bit
Bit xác ÿӏnh có cho ngѭӡi sӱ dөng tҳt chӭc năng WatchDog hay ko 0 Bҧo vӋ WD khӓi viӋc bi tҳt bӣi software.
1 Cho phép tҳt chӭc năng thông qua bit WDDS trong WDCR. Dù bӏ clrear thì không lâu sau nó sӁ ÿѭӧc set lên 1, vi thӃ sӁ bҧoÿҧm sӵ hoàn chӍnh cӫa WD
Bit 4 XMIF Hi-Z Control
BitÿiӅu khiӇn trҥng thái cӫa giao tiӃp bӝ nhӟ ngoài.
Bit 3 Boot Enable
Bit này tác ÿӝng lên chân BOOT_EN / XF lúc reset. Sau khi reset và khӣiÿӝng, bit này có thӇ thayÿәi
0. Không dùng Flash memory
1.Ĉӏa chӍ chѭѫng trình ÿѭӧc phân bӕ trên 0000 — 7FFF cӫa chip
Bit 2 Chӑn chӭc năng Microprocessor / Microcontroller
Bit này tác lên chân MP/MC lúc reset. Sau khi reset, bit này cho phép thay ÿәi viӋc thӵc hiӋn sofware trong chip hay ngoài chip
0 Microcontroller mode, Program Address nҵm 0000 — 7FFF bên trong (nhѭ Flash) 1 Microprocessor mode — Program Address range 0000 —7FFF nҵm ngoài (vi dө bӝ nhӟ ngoài)
Bits 1–0 SARAM Program / Data Space Select
DON PON SARAM status
0 0 SARAM nҵm trên vùng nhӟ ngoài 0 1 SARAM nҵm trên Program space 1 0 SARAM nҵm trên Data space
1 1 SARAM nҵm trên cҧ Data và Program spaces
Bit 15-8 AnDIR
0 Xuҩt port 1 Nhұp port
3.4.2 NGҲT
a. Các lӟp ngҳt:
Có ṱt c̫ 7 lͣp ng̷t g͛m 1 lͣp không che ÿ˱ͫc và 6 lͣp che ÿ˱ͫc :
Ĉӝ ѭu Vetor Vetor ngҳt Cho Nguӗn
tiên Tên ngҳt ngҳt CPU trong lӟp phép che ngҳt Mô tҧ
Lӟp ngҳt hӋ thӕng
1 Reset RSN không có không chân RS, reset tӯ chân,
Watchdog tӯ watchdog
timer 2 - - không có không CPU Emulator trap 3 NMI NMI không có không Ngҳt không Ngҳt không che
Che Lӟp ngҳt chính 1
4 PDPINTA INT1 0020h có EVA Ngҳt bҧo vӋ
5 PDPINTB INT1 0019h có EVB Ngҳt bҧo vӋ
6 ADCINT INT1 0004h có ADC Ngҳt ADC ѭu
tiên cao
7 XINT1 INT1 0001h có Ngҳt ngoài Ngҳt ngoài ѭu
tiên cao
8 XINT2 INT1 0011h có Ngҳt ngoài Ngҳt ngoài ѭu
tiên cao
9 SPIINT INT1 0005h có SPI Ngҳt SPI ѭu
tiên cao
10 RXINT INT1 0006h có SCI Ngҳt truyӅn SCI
ѭu tiên cao 11 TXINT INT1 0007h có SCI Ngҳt nhұn SCI ѭu
tiên cao
12 CANMBINT INT1 0040h có CAN Ngҳt CAN ѭu
tiên cao
13 CANERINT INT1 0041h có CAN Ngҳt lӛi CAN ѭu
tiên cao
Ngҳt lӟp chính 2
14 CMP1INT INT2 0021h có EVA Ngҳt compare1 15 CMP2INT INT2 0022h có EVA Ngҳt compare2 16 CMP3INT INT2 0023h có EVA Ngҳt compare3 17 T1PINT INT2 0027h có EVA Ngҳt chu kì
Timer1
18 T1CINT INT2 0028h có EVA Ngҳt compare
Timer1
19 T1UFINT INT2 0027h có EVA Ngҳt vӅ 0
26 T3UFINT INT2 0031h có EVB Ngҳt vӅ 0
Timer3
27 T3OFINT INT2 0032h có EVB Ngҳt tràn
Timer3
Ngҳt lӟp chính 3
28 T2PINT INT3 002Bh có EVA Ngҳt chu kì
Timer2
29 T2CINT INT3 002Ch có EVA Ngҳt compare
Timer2
30 T2UFINT INT3 002Dh có EVA Ngҳt vӅ 0
Timer2
31 T2OFINT INT3 002Eh có EVA Ngҳt tràn
Timer2
32 T4PINT INT2 0039h có EVB Ngҳt chu kì
Timer4
33 T4CINT INT3 003Ah có EVB Ngҳt compare
Timer4
34 T4UFINT INT3 003Bh có EVB Ngҳt vӅ 0
Timer4
35 T4OFINT INT3 003Ch có EVB Ngҳt tràn
Timer4
Ngҳt lӟp chính 4
36 CAP1INT INT4 0033h có EVA Ngҳt Capture1 37 CAP2INT INT4 0034h có EVA Ngҳt Capture2 38 CAP3INT INT4 0035h có EVA Ngҳt Capture3 39 CAP4INT INT4 0036h có EVB Ngҳt Capture4 40 CAP5INT INT4 0037h có EVB Ngҳt Capture5 41 CAP6INT INT4 0038h có EVB Ngҳt Capture6 Ngҳt lӟp chính 5
42 SPIINT INT5 0005h có SPI Ngҳt SPI ѭu
tiên thҩp
43 RXINT INT5 0006h có SCI Ngҳt truyӅn SCI
ѭu tiên thҩp 44 TXINT INT5 0007h có SCI Ngҳt nhұn SCI ѭu
tiên thҩp
45 CANMBINT INT5 0040h có CAN Ngҳt CAN ѭu
tiên thҩp
46 CANERINT INT5 0041h có CAN Ngҳt lӛi CAN ѭu
tiên thҩp
Ngҳt lӟp chính 6
47 ADCINT INT1 0004h có ADC Ngҳt ADC ѭu
tiên thҩp
48 XINT1 INT1 0001h có Ngҳt ngoài Ngҳt ngoài ѭu
tiên thҩp
49 XINT2 INT1 0011h có Ngҳt ngoài Ngҳt ngoài ѭu
tiên thҩp
Không xác Ngҳtҧo 0022h 0000h không CPU Ngҳtҧo
b.Các thanh ghi ÿiӅu khiӇn:
Thanh ghi cͥ ng̷t:
Bits 15–6 Reserved.. Bit 5 INT6. Interrupt 6 flag.
0 Không có ngҳt nào trong INT6 1Ĉang có ít nhҩt 1 ngҳt trong INT6.
Bit 4 INT5. Interrupt 5 flag
0 Không có ngҳt nào trong INT5 1Ĉang có ít nhҩt 1 ngҳt trong INT5
Bit 3 INT4. Interrupt 4 flag.
0 Không có ngҳt nào trong INT4 1Ĉang có ít nhҩt 1 ngҳt trong INT4
Bit 2 INT3. Interrupt 3 flag.
0 Không có ngҳt nào trong INT3 1Ĉang có ít nhҩt 1 ngҳt trong INT3
Bit 1 INT2. Interrupt 2 flag. This
0 Không có ngҳt nào trong INT2 1Ĉang có ít nhҩt 1 ngҳt trong INT2
Bit 0 INT1. Interrupt 1 flag.
0 Không có ngҳt nào trong INT1 1Ĉang có ít nhҩt 1 ngҳt trong INT1
Lѭu ý:ĈӇ xóa bit này ta phҧi set nó lên 1, hardware sӁ tӵ ÿѭa nó vӅ 0. Clear bit vӅ 0 không có tác dөng
0 Lӟp INT5 ÿã bӏ che 1 Lӟpl INT5 không bӏ che
Bit 3 INT4. Bit này dùng ÿӇ che hoһc không che lӟp INT4
0 Lӟp INT4 ÿã bӏ che 1 Lӟp INT4 không bӏ che
Bit 2 INT3 Bit này dùng ÿӇ che hoһc không che lӟp INT3
0 Lӟp INT3 ÿã bӏ che 1 Lӟp INT3 không bӏ che
Bit 1 INT2. Bit này dùng ÿӇ che hoһc không che lӟp INT2
0 Lӟp INT2 ÿã bӏ che 1 Lӟp INT2 không bӏ che
Bit 0 INT1. Bit này dùng ÿӇ che hoһc không che lӟp INT1
0 Lӟp INT1 ÿã bӏ che 1 Lӟp INT1 không bӏ che
Lѭu ý: bit này không bӏ thay ÿәi khi reset Thanh ghi Vector Ngҳt
Thanh ghi này sӁ load vector ngҳt có ÿӝ ѭu tiên cao nhҩt trong lӟp INTx tѭѫngӭng mà CPU nhұn diӋn
Bits 15–0 IRQ0.15–IRQ0.0
0 Không có ngҳt 1 Có ngҳt
Bit 15 XINT1(2) Flag
Bit này thӇ hiӋn trҥng thái thay ÿәi xác ÿӏnh trên chân XINT1(2). Bit này bӏ clear bӣi interrupt knowledge,bӣi software set lên 1 (clear bit vӅ 0 không có tác dөng), hoһc reset.
0 Không có thay ÿәi
1 Sӵ thay ÿәiÿѭӧc xác nhұn
Bits 14–3 Reserved.
Bit 2 Trҥng thái nhұn ngҳt
0 Ngҳtÿѭӧc tҥo ra khi có cҥnh xuӕng 1 Ngҳtÿѭӧc tҥo ra khi có cҥnh lên
Bit 1 Ĉӝ ѭu tiên
0 High priority 1 Low priority Bit 0 Cho phép ngҳt 0 Disable interrupt 1 Enable interrupt c. Cách thӭc hoҥtÿӝng:
Khi có 1 tín hiӋu ngҳt xҧy ra, cӡ ngҳt IF tѭѫngӭng sӁ ÿѭӧc set. NӃu ngҳtÿó enable thì mӝt yêu cҫu ngҳt (INTx) sӁ ÿѭӧc tҥo ra bҵng các xác nhұn PIRQ. NӃu ngҳt disable thì IF vүnÿѭѫc giӳ lҥi cho ÿӃn khi bi xóa bӣi phҫn mӅm. NӃu nhѭ ngҳtÿѭӧc enable sau ÿó, khi IF vүn set, thì PIRQ sӁ ngay lұp tӭcÿѭӧc xác nhұn. Khi PIRQ
Yêu cҭu ngҳt set thanh ghi cӡ ngҳt cӫa CPU (IFR), nӃu ngҳt cӫa CPU ÿѭӧc enble bҵng viӋc set thanh ghi che ngҳt (IMR), CPU dӯng công viêc ÿang làm lҥi, che tҩt cà các ngҳt bҵng cách set bit INTM, lѭu lҥi trҥng thái, PC nhҧy tӟi vector cӫa lӟp ngҳt INTx (CPU Interrupt Vector) tѭѫngӭng và thӵc thi chѭѫng trình ngҳt. Thanh ghi PIVR ÿѭӧc load giá vector ngҳt (peripheral interrupt vector). Sӱ dөng giá trӏ tѭѫngӭng trong PIVR ÿӇ rӁ nhánh tӟi ngҳt tѭѫngӭngÿӇ thӵc thi chѭѫng trình
d. Phantom Interrupt Vector _ Ngҳtҧo:
Phantom interrupt vector là 1 ngҳt hoàn thiӋn hӋ thӕng. Khi 1 tín hiӋu ngҳtÿѭӧc tҥo ra nhѭng không có yêu cҫu ngҳt tѭѫngӭngÿѭӧc xác nhұn, thì Phantom interrupt vector ÿѭӧc sӱ dөng và lӛi sӁ ÿѭӧc xӱ lý. Phantom interrupt vector ÿѭӧc yêu cҫu khi có sӵ tranh chҩp giӳa các ngҳt. Hoһc khi 1 yêu cҫu ngҳtÿѭӧc tҥo ra nhѭng cӡ ngҳt INTx bӏ xóa trѭӟc khi CPU nhұn thӭcÿѭӧc nó. Trong trѭӡng hӧp này CPU không biӃt load peripheral interrupt vector nào vào PIVR. Trong cҧ 2 trѭӡng hѫp trên, phantom interrupt vecotr sӁ ÿѭӧc load vào PIVR thay cho pheripheral interrupt vector.
3.4.3.EVENT MANAGER (EV)
Gӗm 2 event manager A và B (EVA và EVB), cҧ 2 thành phҫn này ÿӅu có các khӕi chӭc năng nhѭ sau:
Các chӭc năng:
_Hai timer
_Ba ÿѫn vӏ so sánh _ĈiӅu rӝng xung (PWM) _Ba ÿѫn vӏ lҩy mүu
_Ĉӑc xung encoder _Ngҳt logic
b. Timer:
Các thanh ghi ÿi͉u khi͋n:
Thanh ghi TxCON
Bits 15–14 Free, Soft. Emulation control bits.
00 Stop immediately on emulation suspend
01 Stop after current timer period is complete on emulation suspend 10 Operation is not affected by emulation suspend
11 Operation is not affected by emulation suspend
Bit 13 Reserved.
Bits 12–11 TMODE1–TMODE0. Chӑn mode.
00 Stop/Hold
01 Continuous-Up/-Down Count Mode 10 Continuous-Up Count Mode
11 Directional-Up/-Down Count Mode
Bits 10–8 TPS2–TPS0. Input Clock Prescaler.
000 x/1 100 x/16 001 x/2 101 x/32 010 x/4 110 x/64 011 x/8 111 x/128 x = tҫn sӕ cӫa CPU Bit 7
T2SWT1.Ӣ thanh ghi T2CON cӫa EVA, bit này là T2SWT1. Bit này cho phép Timer 2 khӣi ÿӝng cùng lúc vӟi Timer 1. Ӣ thanh ghi T1CON bit này reserved
T4SWT3.Ӣ thanh ghi T4CON cӫa EVA, bit này là T4SWT1. Bit này cho phép Timer 4 khӣi ÿӝng cùng lúc vӟi Timer 3. Ӣ thanh ghi T4CON bit này reserved
0 Sӱ dөng bit TENABLE riêng
1 Sӱ dөng bit TENABLE trong T1CON or T3CON ÿӇ enable hoһc disable chung cho 2 timer còn lҥi.
Bit 6 TENABLE. Cho chҥy timer.
0 Cho dӯng timer, prescaler bӏ reset 1 Chҥy timer
0 0 Internal 0 1 External 1 0 Reserved
1 1 QEP Circuit† (in case of Timer 2/Timer 4)
Bits 3–2 TCLD1, TCLD0.ĈiӅu kiӋn load lҥi thanh ghi Timer Compare Register (TxCMPR) 00 Khi thanh ghi counter (TxCNT) vӅ 0
01 Khi counter (TxCNT) vӅ 0 hoһc trùng vӟi chu kì 10 Ngay lұp tӭc
11 Reserved
Bit 1 TECMPR. Timer compare enable.
0 Disable timer compare operation 1 Enable timer compare operation
Bit 0
SELT1PR. Trong thanh ghi T2CON bit này là SELT1PR (Period register select). Khi set lên 1
thanh ghi chu kì (T1PR) cӫa Timer 1 ÿѭѫc chӑn cho Timer 2. Bit này là reserved bit trong T1CON.
SELT3PR. Trong thanh ghi T2CON bit này là SEL31PR (Period register select). Khi set lên 1
thanh ghi chu kì (T1PR) cӫa Timer 1 ÿѭѫc chӑn cho Timer 2. Bit này là reserved bit trong T1CON.
0 Sӱ dөng chu kì riêng
1 Sӱ dөng T1PR (T3PR) cho Timer 1và 2 (3 và 4) Thanh ghi GTCONA/B:
Bit 13 T1(3)STAT. Trҥng thái Timer 1(3). Read only.
0ĈangÿӃm xuӕng 1ĈangÿӃm lên
Chú ý: Bit 14 và 13 sӁ thay ÿәi theo trҥng thái cӫa chân TDIRA (trong mode Directional-Up/- Down Count)
Bits 12–11 Reserved.
Bits 10–9 T2(4)TOADC. Khӣiÿӝng ADC vӟi Timer 2(4). 00 Không khӣiÿӝng ADC
01 ViӋc set cӡ underflow interrupt sӁ khӣiÿӝng ADC 10 ViӋc set cӡ period interrup sӁ khӣiÿӝng ADC 11 ViӋc set cӡ compare interrupt sӁ khӣiÿӝng ADC
Bits 8–7 T1(3)TOADC. Khӣiÿӝng ADC vӟi Timer 1(3). 00 Không khӣiÿӝng ADC
01 ViӋc set cӡ underflow interrupt sӁ khӣiÿӝng ADC 10 ViӋc set cӡ period interrup sӁ khӣiÿӝng ADC 11 ViӋc set cӡ compare interrupt sӁ khӣiÿӝng ADC
Bit 6 TCOMPOE. Cho phép Compare output. NӃu PDPINTx tích cӵc thì bit này bӏ clear.
0 Disable tҩt cҧ Timer compare outputs (tҩt cҧ ÿӅu lên trҥng thái hi-z) 1 Cho phép
Bits 5–4 Reserved.
Bits 3–2 T2(4)PIN. Tính chҩt cӫa Timer 2(4) compare output.
00 Luôn thҩp
01 Tích cӵc mӭc thҩp 10 Tích cӵc mӭc cao 11 Luôn cao
Bits 1–0 T1(3)PIN. Tính chҩt cӫa Timer 1(3) compare output.
00 Luôn thҩp 01 Tích cӵc mӭc thҩp 10 Tích cӵc mӭc cao 11 Luôn cao Các mode: _Stop/Hold mode:
Tҩt các trҥng thái ÿӅu dӯng và ÿѭӧc giӳ trong mode này. Timer counter, compare output, prescaler counter ÿӅu không ÿәi
Khi thanh ghi counter (TxCNT) ÿӃm tӟi bҵng vӟi thanh ghi chu kǤ (TxPR), thanh ghi compare (TxCMPR) các cӡ ngҳt tѭѫngӭng overflow, underflow, compare sӁ ÿѭӧc set, ÿӗng thӡi tҥo 1 trigger kích ADC. NӃu
nhѭ cӡ ngҳt tѭѫngӭng không bӏ che thì sӁ tao ngҳt. tín hiӋu tӯ chân TDIRA/B sӁ bӏ bӓ qua
_Directional Up-/Down-Counting mode:
Mode này tѭѫng tӵ Continuous Up Counting mode khác ӣ chӛ là có thӇ ÿӃm lên hoһc xuӕng tùy thuӝc vào mӭc tích cӵc cӫa chân TDIRA/B
_Continuous Up-/Down-Counting mode:
Counter timer sӁ ÿӃm lên tӟi hӃt giá trӏ trong thanh ghi chu kǤ rӗi lҥi giҧm vӅ 0, chu kì cӫa timer này bҵng 2 lҫn giá trӏ trong TxPR. Mode này cNJng bӓ qua chân TDIRA/B
c. PWM
ĈһcÿiӇm: TMS320LF2407A hӛ trӧ 2 ÿѫn vӏ xuҩt xung PWM:
Timer Compare Output: gӗm 4 chân output tѭѫngӭng vӟi 4 Timer
Compare Units: Gӗm 12 chân output, 1 timer ÿiӅu khiӇn 3 chân: Timer 1 ÿiӅu khiӇn chân PWM1,..6; Timer 3 ÿiӅu khiӇn chân PWM7,…12.
Timer Compare:
Phҫn này không có ӭng dөng Dead Band, ÿѫn giҧn chi là xuҩt xung vuông. Xung PWM ÿѭѫc xuҩt ra các chân PWM/TxCMP (x = 1,2,3,4) tѭѫngӭng vӟi các Timer
Phҫn này gӗm 2 mode: Xung tam giác không ÿӕi xӭng và Xung tam giác ÿӕi xӭng Xung tam giác không ÿӕi xӭng:
Mode này sӱ dөng Countinous Up-Couting mode cӫa Timer, khi TxCNT trùng vӟi TxCMPR thì chân TxPWM sӁ tích cӵc (high hoһc low), khi TxCNT trùng vӟi TxPR thì sӁ không tích cӵc. Khi TxCMPR bҵng 0000h
thì chân PWM luôn tích cӵc, còn TxCMPR lӟn hѫn TxPR thì chân PWM luôn không tích cӵc
Xung tam giác ÿӕi xӭng:
Mode này sӱ dөng Countinous Up/Down-Counting mode cӫa Timer, khi TxCNT ÿangÿӃm lên và bҵng TxCMPR chân PWM bҳtÿҫu tich cӵc, duy trì nhѭ thӃ cho ÿӃn khi TxCNT ÿӃm xuӕng và bҵng TXCMPR lҫn nӳa thì không tích cӵc. Khi TxCMPR bҵng 0000h thì chân PWM luôn tích cӵc, còn TxCMPR lӟn hѫn TxPR thì chân PWM luôn không tích cӵc
Compare Unit:
Cách tҥo xung Tam giác ÿӕi xӭng và bҩtÿӕi xӭng tѭѫng tӵ nhѭ Timer Compare nhѭng có chӭc năng Dead band hӛ trӧ viӋcÿiӅu khiӇnÿӝng cѫ nhҵm chӕng hiӋn tѭӧng trùng dүn. Bên cҥnh ÿó, cách quҧn lý thanh ghi Compare CMPRx theo hѭӟng hӛ trӧ viӋcÿiӅu chӃ Vector không gian
Các thanh ghi ÿi͉u khi͋n:
Thanh ghi COMCONA/B:
Bit 15 Cho phép Compare unit.
0 Cҩm. Các thanh ghi (CMPRx, ACTRA/B) ko có tác dөng 1 Cho phép
Bits14–13 CLD1, CLD0.ĈiӅu kiӋn reload Compare register CMPRx. 00 Khi T1CNT = 0 (underflow)
01 Khi T1CNT = 0 hoһc T1CNT = T1PR (on underflow hoһc period match) 10 Ngay lұp tӭc
0 Cҩm 1 Cho phép
Bits 11–10 ACTRLD1, ACTRLD0.ĈiӅu kiӋn reload Action register (ACTRA/B) 00 Khi T1(3)CNT = 0 (underflow)
01 Khi T1(3)CNT = 0 hoһc T1CNT = T1PR (on underflow hoһc period match) 10 Ngay lұp tӭc
11 Reserved
Bit 9 FCOMPOE. Cho phép xuҩt xung. Active PDPINTA/B sӁ clear bit này.
0 Chân PWM output pins ӣ trҥng thái high-Z 1 Chân PWM output ÿѭӧc enable
Bit 8 PDPINTA STATUS Bit này thӅ hiӋn trҥng thái hiӋn thӡi cӫa chân PDPINTA/B.