Việc thực thi thiết kế trên FPGA khác so với việc thực thi thiết kế trên CPLD. Đối với FPGA ta thực hiện các bước Map, Place, và Route thay cho bước Fit ở CPLD.
Cũng giống như với CPLD, sau khi ta thành công trong việc mô phỏng thiết kế của mình thì bước tổng hợp chuyển đổi thiết kế dưới dạng mã HDL hoặc dưới dạng sơ đồ thành File danh sách kết nối NGC. File danh sách kết nối không thể đọc được nhưng nó mô tả mạch thực tế được thực hiện ở mức rất thấp.
Giai đoạn thực thi sẽ sử dụng File danh sách kết nối và File ràng buộc để tạo lại thiết kế sử dụng các tài nguyên có sẵn trong FPGA. Các ràng buộc này có thể là vật lý hoặc thời gian và thường được dùng để cài đặt tần số được yêu cầu trong thiết kế hoặc khai báo các chân vào ra yêu cầu.
Bước ánh xạ (map) sẽ phân phối thiết kế vào tài nguyên có sẵn trong FPGA. Hiển nhiên, nếu thiết kế quá lớn so với thiết bị thì việc ánh xạ sẽ không thể hoàn thành. Bước ánh xạ cũng sử dụng file UCF để biết được tính toán thời gian trong thiết kế. Việc ánh xạ có thể bố trí thiết kế theo nhiều hướng để cho việc thực thi thiết kế tốt nhất có thể. Toàn bộ quá trình này được thực hiện một cách tự động. Bước đặt khối (Place) và định tuyến (Route) xác định vị trí các CLBs và lựa chọn vị trí tốt nhất cho mỗi khối. Sau khi thực hiện đặt khối và định tuyến hoàn tất thì ta nên chạy lại việc mô phỏng thiết kế.
Cuối cùng, chương trình “bitgen” sẽ tạo ra một chuỗi bit để nạp cho thiết bị được chọn trong thiết kế.
Sau đây, chúng ta sẽ tiến hành các bước để xây dựng thiết kế đèn giao thông vào FPGA Spartan-3E.
4.4.2.1. Thay đổi dự án từ CoolRunner-II thành Spartan-3E
1. Để chuyển dự án trước trên CoolRunner-II thành dự án mới trên Spartan-3E, ta kích đúp vào “xc2c256-7tq144-XST VHDL” trong cửa sổ Sources như hình 4.74 dưới đây.
Hình 4.74: Cửa sổ Sources trong Project.
Hộp thoại Project Properties sẽ hiện ra như hình 4.75.
Hình 4.75: Hộp thoại Project Properties.
2. Ta hãy nhập vào các thông số đặc trưng như sau: a. Trường Family chọn Spartan3.
b. Trường Device chọn xc3s50.
c. Thay đổi trường Package thành tq144. d. Đặt trường Speed là - 4.
e. Đặt Top-Level Source Type là HDL.
f. Đặt Synthesis Tool là XST (VHDL/Verilog). g. Đặt Simulator là ISE Simulator (VHDL/Verilog).
h. Chọn OK.
Bây giờ thiết bị đích sẽ được thực hiện trên Spartan-3 FPGA. Dấu “V” kiểm tra màu xanh trong cửa sổ Processes biến mất và thay thế bằng dấu hỏi thể hiện rằng thiết kế cần phải tổng hợp và thực thi lại.