0
Tải bản đầy đủ (.pdf) (76 trang)

Điều khiển ADC

Một phần của tài liệu THỬ NGHIỆM THIẾT KẾ DAO ĐỘNG KÝ SỐ TRÊN FPGA (Trang 44 -45 )

Khi DSO là có một kênh thì cả hai chế độ đầu ra là là tín hiệu xung PAM giống như tín hiệu số và tín hiệu đầu vào là tín hiệu tương tự được xen kẽ nhau. Bất kì sự khác nhau nào của tín hiệu đầu ra cũng gây ra nhiễu, giống như sự xen kẽ của mẫu tín hiệu sẽ có sự khác nhau tại giá trị hiện thời nếu có nội dung của tín hiêu tương tự đầu vào. Sự chuyển đổi tín hiệu tương tự thành tín hiệu số phụ thuộc vào 2 giá trị tham chiếu của điện áp (1 cho biên độ và 1 cho thế offset). Nó được quyết định sử dụng tín hiệu tham chiếu bên ngoài như là xây dựng một cái ADC, nó nghĩa là theo lí thuyết thì nó nghĩa là sự cấu hình để chuyển đổi cả hai yếu tố của điện thế, ở đây cao nghĩa là chúng ta có thế lấy ngay tín hiệu bên ngoài là câc đường logic để đưa ra công song song, nó thường có nhiễu là nhỏ nhất.

Mặc dù có thể tìm thấy sự khác biệt về biên độ cung với sự khác biệt về đầu ra và băng thông đủ lớn. Vì lí do này nó được quyết định để sử dụng một kết thúc khi điện áp là 2.5V thì cấu hình trong ADC thì đầu vào có thế thay đổi 0.5V nơi mà VDClà độ dốc của dòng một chiều. Để điều khiển của đầu vào của ADC thì phải tuân theo các công thức sau:

0.5<Vin<4.5

Theo lí thuyết thì VDC phải như sau: 1 < VDC < 4

Trong DSO thì VDCđược cung cấp bời nguồn tạo điện áp thứ hai và có một giá trị là 1.25V, nó đưa ra như sau:

0.75<Vin<1.75

Bộ khuêch đại được cấu hình lại cho 2 giá trị điện áp là: 0.375<Vinput<0.875

Bằng việc chọn kiều của định dạng dữ liệu (DFS) của chân ADC hoạt động ở mức cao hoặc thấp dữ liệu có thế tuôn ra giống như những số offset nhị phân hoặc là số bù 2. Thiết đặt định dạng đầu vào tới offset để giảm nó xuống là rất phức tạp của trigger logic và theo lí thuyết là số ô logic được sử dụng vào việc đồng bộ.

Chương 4

CHƯƠNG TRÌNH VÀ MÔ PHỎNG TRÊN KIT DE2

Một phần của tài liệu THỬ NGHIỆM THIẾT KẾ DAO ĐỘNG KÝ SỐ TRÊN FPGA (Trang 44 -45 )

×