Việc tạo ra xung clock rất hữu ích bởi nó có thế thay đổi tần số lấy mẫu, cho phép người sử dụng tới việc chuyển đổi độ dài quá trình ghi lại tần số lấy mẫu. Trong hệ thống chính xung clock cung cấp bởi tần số 50MHz TTL của máy tạo xung, nó được dùng bằng tinh thể thạch anh. Đó là được cấu hình bên trong chip FPGA nới nó được chi tần. Ở đây ta có thế chia tần theo bằng cách dung một bộ đếm counter 5bit khi đó ta sẽ thu được tần số mới có tỉ lệ là là ½,1/4,1/8,1/26,1/32 so với tần số hệ thống.Chúng ta sử dụng một bộ hợp kênh để chọn tần số thích hợp cho xung clock của DSO, ta có thể thấy tròng hình.
Để cung cấp cùng tần số lấy mẫu cho hai kênh ta phải cung cấp cho chúng lệch nhau 1800để đảm bảo được tín hiệu lấy mẫu tốt, vì vậy ta có thế dùng một mạch “not” để cung cấp cho một thanh ghi dịch.
Rất nhiều thiết bị trong FPGA và cả hai FIFO’s cần truyền dữ liệu tới PC vì vậy để thực hiện điều này ta cần sử dụng bus ba trạng thái(tri-state bus), nó được biểu diến dưới hình sau:
Hình 22: BUS dữ liệu ra
Bởi vì việc điều khiển trong FPGA là định hướng chân trên mọi chip đệm và nó cũng cho phép đầu ra (/OE) trên FIFO’s, nó hoạt động giống như một bướcđệm trung gian kết nối giữa chúngđể tránh xung đột dữ liệu khi cả hai cùng xuất dữ liệu ra bởi vì bus chỉ cho một dữ liệu ra trong cùng một thời điểm các đầu ra còn lạiđều đượcđểở mức trở kháng cao. Chúng ta dùng buffer chuẩn là 74LS245, bởi vì điện dung kí sinh
Cổng song song
Bộ đệm
FPGA FIFO A FIFO B
của nó thấp hơn cổng song song mà ở đây chúng ta dùng cổng song song để giao tiếp với máy tính. Giống như là chip đệm các chân của nó cũng có thể thay đổi dễ dàng nếu nó bị hư.
Bus ba trạng thái giữa ADCs và đệm logic thì được kết nối cũng có những tính
chất điều khiển như bus của cổng song song, trong đầu ra một ADC và đệm logic tới
một bus mà cả hai FPGA và FIFO cùng kiểm soát.
Hình 23: Sơ đồ logic của 74LS245