III. Công nghệ IC số
1. Công nghệ đơn cực (công nghệ MOS – Metal Oxide Semiconductor)
Công nghệ MOS có u điểm là dễ chế tạo vì công đoạn thực hiện ít quy trình hơn, mật độ tích hợp cao do transistor đơn cực có kích thớc nhỏ và đặc biệt là tiêu thụ điện năng rất ít.
Dới đây ta sẽ xem xét một số họ logic MOS thông dụng nhất
a. Họ logic PMOS
Các transistor MOSFET ở đây có dạng kênh P nên gọi là PMOS. Do các hạt mang điện là lỗ trống nên PMOS có tần số làm việc khá nhỏ (khoảng 1MHz) vì lỗ trống di chuyển khó hơn điện tử. PMOS có mật độ tích hợp cao, công suất tiêu thụ nhỏ và dễ chế tạo. Tuy nhiên họ này không tơng hợp với TTL (họ logic rất phổ biến mà ta sẽ nói cụ thể ở phần sau) do đó mạch đòi hỏi nhiều điện áp nguồn nuôi khác nhau.
Công nghệ PMOS thờng để chế tạo các bộ vi xử lý tốc độ chậm nh NEC com 43/44/45 hay TMS 1000
MOSFET đợc sử dụng là MOSFET kênh N có hạt dẫn điện là điện tử nên đạt đợc tốc độ cao hơn PMOS hàng chục lần.
NMOS cho mật độ tích hợp rất lớn, công suất tiêu thụ cũng chỉ tơng đơng PMOS, khoảng 0,2mW/cổng NMOS có khả năng tơng thích với TTL nên chỉ cần một nguồn nuôi duy nhất.
Họ NMOS có một số cải tiến thành các họ HMOS, XMOS hay VMOS có mật độ tích hợp cao hơn, công suất tiêu thụ nhỏ hơn nhng tần số làm việc lại cao hơn.
Một số bộ vi xử lý đợc chế tạo theo công nghệ NMOS nh 8080 / 8085 / 8086, Z80 / Z80000, MC 6800 / 68000 …
c. Họ logic CMOS.
Họ CMOS sử dụng các cặp MOSFET kênh N và kênh P ở chế độ tải tích cực do đó công suất tiêu thụ nhỏ, 10 àW/cổng. Ngỡng đổi trạng thái bằng khoảng 1/2 điện áp nguồn nuôi.
ví dụ: hình dới đây là sơ đồ của cổng NOT sử dụng công nghệ CMOS.
Mạch này gồm 2 Transistor trờng khác loại, NMOS (T1) và PMOS (T2).
Đầu vào đợc nối tới cực cửa G và đầu ra nối tới cực máng D.
Điện áp cung cấp trong các mạch logic CMOS thờng đợc ký hiệu Vdd.
Hoạt động
Khi đầu vào ở mức logic thấp, NMOS sẽ ngắt (vì VGS ≈ 0V) và PMOS dẫn (vì VGS≈ -Vdd ). Bởi thế, điện áp đầu ra có mức cao thực tế bằng Vdd (khi không tải).
Tơng tự, khi đầu vào có mức logic cao, dẫn đến đầu ra có mức logic thấp bằng 0V (không tải).
Ưu điểm của việc sử dụng mạch 2 T khác loại (bù).
Việc sử dụng 2 T bù, khiến công nghệ CMOS có những u điểm so với các họ logic khác:
Giảm công suất tiêu thụ trong điều kiện tĩnh xuống khoảng vài àW (không có dòng tại mạch ra vì khi 1 T dẫn, T kia sẽ ngắt).
Khi chuyển trạng thái, sờn xung sẽ dốc hơn và có thời gian đối xứng hơn, tức: tTHL = tTLH . Mức logic 0 và 1 tại đầu ra sẽ xấp xỉ 0V và Vdd .
Giảm dòng đầu vào trong điều kiện tĩnh, thậm chí về 0A do cực G đợc cách ly đối với MOS.
Tuy nhiên, u điểm của việc giảm công suất tiêu thụ do cực cửa G đợc cách ly đối với công nghệ MOS sẽ dẫn đến nhợc điểm là: các đầu vào có thể lu trữ các điện tích tĩnh điện tạo nên một lớp mỏng chất cách điện đọng lại trên kênh. Do đó, cần có mạch chống tĩnh điện tại đầu vào, nằm bên trong mạch tích hợp. Mạch này, về cơ bản là một nhóm các Diode đợc nối với nhau nh hình dới đây bởi thế điện áp VGS không thể lớn hơn Vdd hay giảm xuống 0V.
Không giống các họ logic khác, công suất tiêu thụ của CMOS tăng nhanh khi tần số hoạt động tăng vì 2 lý do chính:
+ Số lần nạp và phóng trên một giây của các điện dung ký sinh (tạo bởi cực của G) tăng lên. + Trong khoảng thời gian chuyển mức logic, cả hai MOS đều dẫn.
Vì các lý do này, công suất tiêu thụ, mà đợc bỏ qua dới điều kiện tĩnh, sẽ tăng khi tần số tăng, cho đến tần số khoảng vài MHz thì công suất tiêu thụ của họ CMOS sẽ xấp xỉ nh các họ lỡng cực.
Seri CMOS loại HC và HCT.
Seri HC (CMOS tốc độ cao High Speed) đợc giới thiệu vào những năm bắt đầu thập kỷ 80. Loại này có tốc độ và dòng cao hơn CMOS chuẩn khoảng 10 lần, sơ đồ chân tơng thích với họ TTL; khoảng lề chống nhiễu cao hơn TTL và Vdd từ 2 đến 6V. Khi làm việc với điện áp 5V nh TTL tốc độ của các họ trên giảm đi rất nhiều
Seri mới này có công suất tiêu thụ thấp hơn họ TTL; khả năng chống nhiễu cao hơn; khả năng điều khiển đầu ra cao hơn và điện áp hoạt động từ 2 – 6V.
Vì điện áp ra của HC không tơng thích với TTL nên seri HCT đợc phát triển, với cùng tính năng nh HC nh- ng có khả năng tơng thích TTL với điện áp cung cấp Vdd = 5V.
Một số chỉ tiêu kỹ thuật của CMOS:
Thời gian trễ 30 – 100ns
Công suất tiêu tán 0,01mW (1mW ở tần số 1MHz)
Khả năng tải 50
Độ ổn định nhiễu ~ 45%Vdd
Mức logic Mức 0 bằng 0V; mức 1 bằng Vdd
Nguồn cung cấp 3 – 15V
Các cổng logic cơ bản NOR; NAND