Công nghệ lập trình anti-fuse đ−ợc sử dụng trong các FPGA của Actel Corp, QuickLogic và Cross Point Solution. Anti-fuse đ−ợc sử dụng trong các loại FPGA này có cấu tạo khác nhau, nh−ng chức năng của chúng là nh− nhau. Một anti-fuse bình thừơng sẽ ở trạng thái trở kháng cao, nh−ng có thể bị "nóng chảy" thành trạng thái điện trở thấp khi đ−ợc lập trình ở điện thế cao. D−ới đây sẽ giới thiệu cấu tạo của các anti-fuse của Actel và QuickLogic.
Anti- fuse của Actel đ−ợc gọi là PLICE. Nó có cấu trúc hình chữ nhật gồm 3 lớp: lớp d−ới cùng chứa silic mang nhiều điện tích d−ơng (n+diffusion), lớp giữa là một lớp điện môi (oxi-nitơ- oxi cách điện ) và lớp trên cùng là poly-silic. Anti - fuse PLICE đ−ợc lập trình bằng cách đặt một điện thế cao thích hợp(18V) giữa 2 đầu của anti-fuse và dòng điều khiển khoảng 5 mA qua thiết bị. Dòng và áp này tạo ra một nhiệt l−ợng đủ nóng bên trong lớp điện môi làm nó nóng chảy và tạo ra một liên kết dẫn điện giữa poly silic và n+ diffusion. Các transistor chịu đ−ợc điện thế
cao đ−ợc chế tạo bên trong FPGA để đáp ứng cho dòng và điện áp đủ lớn. Cả 2 lớp d−ới cùng và trên cùng của anti-fuse đ−ợc nối với các dây kim loại để khi đ−ợc lập trình, anti-fuse sẽ tạo ra một kết nối có trở kháng thấp (300 đến 500 ohm) giữa 2 dây kim loại. PLICE anti-fuse đ−ợc chế tạo bằng cách thêm 3 mặt nạ đặc biệt vào quy trình chế tạo CMOS thông th−ờng .
Anti-fuse của QuickLogic đ−ợc gọi là ViaLink. Nó t−ơng tự nh− PLICE, cũng có 3 lớp kim loại. Tuy nhiên ViaLink sử dụng kim loại một cho lớp d−ới cùng, một hợp kim silic vô định hình cho lớp giữa và kim loại mức 2 cho lớp trên cùng . Khi ở trạng thái không đ−ợc lập trình, anti-fuse có trở kháng hàng giga ohm, nh−ng khi đ−ợc lập trình, nó sẽ tạo ra một kết nối giữa 2 lớp kim loại có kháng trở khoảng 80 ohm. Anti-fuse đ−ợc chế tạo bằng cách thêm vào 3 mặt nạ đặc biệt trong quy trình chế tạo CMOS thông th−ờng. ViaLink Anti-fuse đ−ợc lập trình bằng cách đặt một điện thế 10V giữa các đầu của nó. Khi dòng đ−ợc cấp đủ, trạng thái của silic vô định hình sẽ thay đổi và tạo ra một liên kết dẫn điện giữa 2 lớp kim loại. Diện tích các chip sử dụng kỹ thuật anti-fuse rất nhỏ so với các công nghệ khác. Tuy nhiên, bù lại cần phải có không gian lớn cho các transistor điện thế cao cần để giữ cho dòng và áp cao lúc lập trình. Nh−ợc điểm của anti-fuse là qui trình chế tạo chúng cần phải thay đổi so với quy trình chế tạo CMOS.