a) Những khú khăn
5.1.2.1.Kiến trỳc chung FPGA
Hỡnh 5.1 : Kiến trỳcchung của FPGA
Mỗi nhà sản xuất FPGA cú riờng cấu trỳc FPGA, nhưng nhỡn chung cấu
trỳc được thể hiện giống như trong hỡnh bờn trờn. Cấu trỳc FPGA bao gồm cú configuration logic blocks (CLBs), configurable I/O blocks (IOB), và programmable interconnect. Và tất nhiờn, chỳng cú mạch clock để truyền tớn hiệu clock tới cỏc logic block, và thờm vào đú cú cỏc logic resources như ALUs, memory và cú thể cú cả decoders. Cỏc phần tử lập trỡnh được của FPGA cú 2 dạng cơ bản là cỏc RAM tĩnh (Static RAM) và anti-fuses.
Configurable Logic Blocks (CLBs)
Configurable Logic Blocks (CLBs) bao gồm cỏc Look-Up Tables (LUTs) rất linh động cú chức năng thực thi cỏc logic và cỏc phần tử nhớ dựng như là cỏc flip-flop hoặc cỏc chốt (latch). CLB thực hiện phần lớn cỏc chức năng logic như là lưu trữ dữ liệu,..
Hỡnh 5.2 : Một LogicBlock điển hỡnh
Configurable I/O Blocks
Input/Output Blocks (IOBs) điều khiển dũng dữ liệu giữa cỏc chõn vào ra
I/O và cỏc logic bờn trong của FPGA. Nú bao gồm cú cỏc bộ đệm vào và ra với 3 trạng thỏi và điều khiển ngừ ra dạng open collector. Phần lớn là cú trở kộo lờn ở ngừ
(bidirectional data flow) và hoạt động logic 3 trạng thỏi (3 state). Hỗ trợ phần lớn cỏc chuẩn tớn hiệu, bao gồm một vài chuẩn tốc độ cao, như Double Data-Rate (DDR).
Hỡnh 5.3 : Configurable Logic Blocks
Cỏc chuyển đổi lập trỡnh được (Programmable switches) bờn trong chip cho phộp kết nối giữa CLBs tới cỏc interconnect line và giữa interconnect line với cỏc line khỏc và với switch matrix. Cỏc bộ đệm 3 trạng thỏi được dựng để kết nối phần lớn cỏc CLBs với cỏc line dài (long line), tạo nờn cỏc bus. Cỏc long line đặc biệt, gọi là cỏc line clock toàn cục (global clock lines), được thiết kế đặc biệt cho trở khỏng thấp và nhờ đú mà thời gian lan truyền nhanh hơn. Chỳng được kết nối với cỏc bộ đệm clock và với mỗi phần tử được clock trong mỗi CLB.Đú là cỏch mà clock cú thể phõn phối bờn trong FPGA.
Mạch đồng hồ (Clock Circuitry )
Cỏc khối vào ra với bộ đệm clock high drive gọi là cỏc clock driver,nằm rải rỏc xung quanh chip. Cỏc bộ đệm này được nối với cỏc chõn clock vào và lỏi cỏc tớn hiệu clock vào cỏc đường clock toàn cục (global clock line) như mụ tả ở bờn trờn. Cỏc đường clock được thiết kế sao cho thời gian lệch nhỏ nhất và thời gian lan truyền nhanh. Thiết kế đồng bộ là yờu cầu bắt buộc với FPGA, từ khi độ lệch tuyệt đối và trễ khụng được bảo đảm. Chỉ khi dựng cỏc tớn hiệu clock từ cỏc bộ đệm clock thỡ thời gian trễ tương đối và thời gian lệch mới được đảm bảo.