a) Những khú khăn
6.1.4.Lụgic điều khiển quỏ trỡnh chuyển mạch
Lụgic điều khiển quỏ trỡnh chuyển mạch được điều khiển theo chuyển mạch 4 bước. Với chuyển mạch 4 bước chỉ cần kiểm soỏt được chiều dũng điện mà khụng cần quan tõm đến điện ỏp, tối thiểu hoỏ cỏc khõu đo tớn hiệu từ ngoài vào.
Vớ dụ về quỏ trỡnh chuyển mạch giữa pha Ua và pha Ub trờn pha đầu ra A, với chiều dũng điện iL>0 được thể hiện trờn hỡnh 6.4. Giả sử ban đầu pha a đang dẫn với chiều dũng điện đó cho. Trong khoảng dẫn dũng cả hai IGBT đều định pha đầu ra nào sẽ nối với pha đầu vào nào.
sẽ mất tớn hiệu điều khiển trước.
Bước 1:SaA2 khụng dẫn dũng nờn sẽ mất tớn hiệu điều khiển ngay.
Bước 2:van ở b sẽ chuẩn bị vào dẫn dũng SbA1 được điều khiển mở. Dũng sẽ chạy qua SbA1 tại thời điểm đú hoặc tại thời điểm tiếp theo trong bước thứ 3.
Bước 3:SaA1 mất tớn hiệu điều khiển.
Bước 4:Tớn hiệu điều khiển được đưa đến SbA2 để đảm bảo dũng pha b cú thể chạy cả hai chiều.
với iL<0 cú thể được suy luận tương tự. Như vậy trong chuyển mạch bốn bước thời gian để hoàn tất quỏ trỡnh chuyển mạch cỡ 4,5ữ7,5 às.
Trạng thỏi lụgic của toàn bộ quỏ trỡnh chuyển mạch giữa 2 pha ứng với hai chiều dũng điện được thể hiện dưới dạng bảng 2,gồm 8 trạng thỏi từ S0 đến S7
đầu ra. Do đú quỏ trỡnh chuyển mạch là độc lập với mỗi pha đầu ra.Với mỗi pha đầu ra sẽ diễn ra quỏ trỡnh chuyển mạch giữua 3 pha đầu vào với nhau, trong đú quỏ trỡnh là như nhau a-b, b-c, c-a.
Hỡnh 6.7 Trạng thỏi logiccủachuyển mạch 3 pha
Từ đú ta cú được trạng thỏi lụgic điều khiển chuyển mạch cho một pha đầu ra, như được biểu diễn trờn hỡnh 2.7, bao gồm 3 chu trỡnh giống nhau. Mỗi chu trỡnh sẽ cú hai trạng thỏi tương đương với hai trạng thỏi ở hai chu trỡnh khỏc. Vớ dụ : S0 là trạng thỏi pha a dẫn trong chu trỡnh (a-b) tương đượng với S4, cũng là pha a dẫn trong chu trỡnh(a-c).
6.2.1.Lập trỡnh cho mạch điều khiển logic
FPGA dựng để thực hiện hai nhiệm vụ trong mạch điều khiển MC đú là chọn ra cỏc tổ hợp van ứng với cỏc sector điện ỏp, dũng điện và điều khiển quỏ trỡnh chuyển mạch. FPGA được lập trỡnh bằng phần mềm WINCUPL, kốm theo cụng cụ WINSIM để kiểm tra lại thiết kế.
6.2.1.Thực hiện bảng chọn
Mạch lụgic theo bảng 1 thuần tuý là mạch tổ hợp, nghĩa là cỏc đầu ra phụ thuộc trực tiếp vào cỏc đầu vào qua cỏc biểu thức lụgic. Chương trỡnh cho FPGA1 gồm cỏc phần chớnh sau:
-Gỏn chõn cho cỏc tớn hiệu vào ra. -Xỏc định cỏc biến trung gian. -Cỏc phương trỡnh lụgic.
6.2.2.Thực hiện mạch điều khiển chuyển mạch
Mạch lụgic thiết kế theo hỡnh là lụgic tuần tự, sử dụng FPGA2. Lụgic tuần tự là một dạng của lụgic trạng thỏi, trong đú cỏc tớn hiệu ra khụng những phụ thuộc vào cỏc biến đầu vào ma cũn phụ thuộc vào cỏc biến trước đú. Trong WINCUPL lụgic trạng thỏi cú cấu trỳc như được biểu diễn trờn hỡnh 6.8. Cấu trỳc này bao gồm những phần tử chớnh sau đõy : đầu vào, lụgic tổ hợp, lụgic trạng thỏi, cỏc đầu ra khụng trạng thỏi, cỏc đầu ra trạng thỏi và cỏc bit trang thỏi. Mạch lụgic tổ hợp bao gồm cỏc tổ hợp logic thường là cỏc hàm AND, OR, XOR giữa cỏc tớn hiệu lụgic với nhau. Mạch lụgic trạng thỏi gồm cỏc trigơ là cỏc phần tử
SEQUENCE như sau: SEQUENCE state_var_list{ PRESENT state_n0;
If(condiction1) next state_n1;
If (condiction2)next state_n2 OUT out_n0; DEFAULT NEXT state_n0;
...
PRESENT state_nn statement; }
Trong đú state_var_list là danh sỏch cỏc biến bit trạng thỏi,cú thể nhúm lại thành một trường biến.
Sau PRESENT state_n0, lệnh If kiểm tra điều kiện(condiction1)nếu thoả thỡ next sẽ cho chuyển sang trạng thỏi tiếp theo state_n1 lệnh If tiếp theo kiểm tra điều kiện(condiction2) nếu thoả thỡ next sẽ cho chuyển sang trạng thỏi tiếp theo state_n2. Lệnh OUT thiết lập đầu ra out_n0. DEFAULT thiết lập trạng thỏi ban đầu cú thể là state_n0. Tương tự như vậy khi đang ở trạng thỏi khỏc hoặc trạng thỏi thứ n. Statement cú thể là trạng thỏi lụgic nào đú hoặc một biểu thức lụgic phự hợp bất kỳ, xỏc định một hành động cần thiết. Dấu ; kết thỳc một trạng thỏi,giữa {....} là toàn bộ phần lụgic trạng thỏi.
Chương trỡnh viết cho FPGA2, thực hiện lụgic tuần tự của quỏ trỡnh chuyển mạch 4 bước : -Gỏn chõn cho tớn hiệu vào ra.
-Tạo cỏc biến trung gian cần thiết.
-Mó hoỏ cỏc trạng thỏi của lụgic trạng thỏi. -Phương trỡnh logic của lụgic trạng thỏi. -Biểu thức logic của lụgic đầu ra.
Chương trỡnh:
A. Chương trỡnh cho FPGA1 (adsbygoogle = window.adsbygoogle || []).push({});
/* - Đầu vào:cỏc bit thể hiện cỏc sector dũng vào, ỏp ra; cỏc tớn hiệu từ PWM kiểu đối xứng tới, tớch cực thấp; cỏc bit thể hiện tớnh chẵn lẻ của tổng cỏc sector dựng cho việc xỏc định thứ tự huyển mạch.Đầu ra: 9 tớn hiệu điều khiển 9 khúa BDS trongsơ đồ MC.*/
d2 = ((pwm3 $ pwm4) & mod) # ((pwm2 $ pwm3) & !mod); d3 = ((pwm1 $ pwm2) & mod) # (pwm1 & !mod);
d4 = ((pwm2 $ pwm3) & mod) # ((pwm3 $ pwm4) & !mod); /*Đưa kết quả ra ra 9 đầu ra */
pin[54..56,63..65,68..70] = [SAc,SBc,SCc,SAb,SBb,SCb,SAa,SBa,SCa];
/* Toi 9 van BDS*/
/* Xỏc định cỏc dũng trongbảng lụgic */
row1 = (I1 & U1) # (I4 & U4); row2 = (I1 & U2) # (I4 & U5); row3 = (I1 & U3) # (I4 & U6); row4 = (I1 & U4) # (I4 & U1); row5 = (I1 & U5) # (I4 & U2); row6 = (I1 & U6) # (I4 & U3); row7 = (I2 & U1) # (I5 & U4); row8 = (I2 & U2) # (I5 & U5); row9 = (I2 & U3) # (I5 & U6); row10 = (I2 & U4) # (I5 & U1); row11 = (I2 & U5) # (I5 & U2); row12 = (I2 & U6) # (I5 & U3); row13 = (I3 & U1) # (I6 & U4); row14 = (I3 & U2) # (I6 & U5); row15 = (I3 & U3) # (I6 & U6); row16 = (I3 & U4) # (I6 & U1); row17 = (I3 & U5) # (I6 & U2); row18 = (I3 & U6) # (I6 & U3);
/* Cỏc phương trỡnhlụgic */
SAa = d1 & (row1 # row2 # row7 # row8 # row16 # row17
# d2 & (row2 # row3 # row8 # row9 # row17 # row18) # d3 & (row1 # row2 # row10 # row11 # row16 # row17) # d4 & (row2 # row3 # row11 # row12 # row17 # row18) # d0 & (row3 # row6 # row9 # row12 # row15 # row18); SBa = d1 & (row4 # row5 # row7 # row8 # row13 # row14) # d2 & (row5 # row6 # row8 # row9 # row14 # row15) # d3 & (row1 # row2 # row7 # row8 # row13 # row14) # d4 & (row2 # row3 # row8 # row9 # row14 # row15) # d0 & (row3 # row6 # row9 # row12 # row15 # row18); SCa = d1 & (row4 # row5 # row10 # row11 # row16 # row17) # d2 & (row5 # row6 # row11 # row12 # row17 # row18) # d3 & (row4 # row5 # row10 # row11 # row13 # row14) # d4 & (row5 # row6 # row11 # row12 # row14 # row15) # d0 & (row3 # row6 # row9 # row12 # row15 # row18); SAb = d1 & (row3 # row4 # row9 # row10 # row13 # row18)
# d3 & (row3 # row4 # row9 # row10 # row15 # row16) # d4 & (row4 # row5 # row10 # row11 # row16 # row17) # d0 & (row2 # row5 # row8 # row11 # row14 # row17); SCb = d1 & (row1 # row6 # row7 # row12 # row13 # row18) # d2 & (row1 # row2 # row7 # row8 # row13 # row14) # d3 & (row1 # row6 # row7 # row12 # row15 # row16) # d4 & (row1 # row2 # row7 # row8 # row16 # row17) # d0 & (row2 # row5 # row8 # row11 # row14 # row17); SAc = d1 & (row5 # row6 # row11 # row12 # row14 # row15) # d2 & (row1 # row6 # row7 # row12 # row15 # row16) # d3 & (row5 # row6 # row8 # row9 # row14 # row15) # d4 & (row1 # row6 # row9 # row10 # row15 # row16) # d0 & (row1 # row4 # row7 # row10 # row13 # row16); SBc = d1 & (row2 # row3 # row11 # row12 # row17 # row18) # d2 & (row3 # row4 # row7 # row12 # row13 # row18) # d3 & (row5 # row6 # row11 # row12 # row17 # row18) # d4 & (row1 # row6 # row7 # row12 # row13 # row18) # d0 & (row1 # row4 # row7 # row10 # row13 # row16); SCc = d1 & (row2 # row3 # row8 # row9 # row14 # row15) # d2 & (row3 # row4 # row9 # row10 # row15 # row16) # d3 & (row2 # row3 # row8 # row9 # row17 # row18) # d4 & (row3 # row4 # row9 # row10 # row13 # row18) # d0 & (row1 # row4 # row7 # row10 # row13 # row16);
B. Chương trỡnh FPGA2
/ * FPGA2 thực hiện mạchđiều khiển quỏ trỡnh chuyển mạch theo phương phỏp */ /* chuyển mạch 4 bước. */
/*Đầu vào: 9 tớn hiệu điều khiển 9 khúa BDS từ FPGA1 tới; xungnhịp clock;*/ /* tớn hiệu reset. /*
/*Đầu ra: 18 tớn hiệu điều khiểnra 18 IGBT.*/
/* *************** Gỏn tớn hiệu đầu vào vào cỏc chõn của FPGA ************** */ /* *************** Gỏn cỏc tớnhiệuđầu ra tới cỏc chõn của FPGA***************/ /** Khai bỏo cỏc biếntrung gian **/
pinnode[620..624] = [SA4..0];
pinnode[630..634] = [SB4..0];
pinnode[640..644] = [SC4..0];
field stateA = [SA4..0];
field stateB = [SB4..0];
field stateC = [SC4..0];
$define S3 'b'00011 $define S4 'b'00100 $define S5 'b'00101 $define S6 'b'00110 $define S7 'b'00111 $define S8 'b'00111 $define S9 'b'01001 $define S10 'b'01010 $define S11 'b'01011 $define S12 'b'01100 $define S13 'b'01101 $define S14 'b'01110 $define S15 'b'01111 $define S17 'b'10001 $define S18 'b'10010 $define S19 'b'10011 $define S20 'b'10101 $define S21 'b'10101 $define S22 'b'10110 $define S23 'b'10111
/* Khai bỏo macro CM */
FUNCTION CM(states, ina, inb, inc, curdir, SXc2, SXc1, SXb2, SXb1, SXa2, SXa1)
{ states.ck = clk; /* clock*/
states.ar = res; /* resettrạng thai */
/* Khai bỏo macro CM */
Sequenced states {
present STANDBY (adsbygoogle = window.adsbygoogle || []).push({});
if res next STANDBY; if ina next S0;
if inb next S4; if inc next S12; present S0 if ina next S0; if inb&curdir next S1;
if inb&!curdir next S7; if inc&curdir next S19; if inc&!curdir next S21; out [SXa1,SXa2];
present S1 if ina&curdir next S0;
if inb&curdir next S2; out SXa1;
if ina&!curdir next S5; if inb next S4;
if inc&curdir next S9; if inc&!curdir next S15; out [SXb1,SXb2];
present S5 if ina&!curdir next S6;
if inb&!curdir next S4;
out SXb2;
present S6 if ina&!curdir next S7;
if inb&!curdir next S5;
out [SXa2,SXb2];
present S7 if ina&!curdir next S0;
if inb&!curdir next S6;
out SXa2;
present S8 if ina&!curdir next S0;
if inb&!curdir next S6;
out [SXa2, SXb1];
present S9 if inb&curdir next S4; if inc&curdir next S10;
out SXb1;
present S10 if inb&curdir next S9;
if inc&curdir next S11;
out [SXb1,SXc1];
present S11 if inb&curdir next S10;
if inc&curdir next S12;
out SXc1;
present S12 if inb&curdir next S11; if inb&!curdir next S13;
if inc next S12;
if ina&curdir next S17; (adsbygoogle = window.adsbygoogle || []).push({});
if ina&!curdir next S23;
out [SXc1,SXc2];
present S13 if inb&!curdir next S14; if inc&!curdir next S12;
out SXc2;
present S14 if inb&!curdir next S15; if inc&!curdir next S13;
out [SXb2,SXc2];
present S15 if inb&!curdir next S4;
if inc&!curdir next S1
out SXb2;
present S17 if inc&curdir next S12; if ina&curdir next S18;
out SXa1;
present S20 if inc&curdir next S18;
if ina&curdir next S0; out [SXa1, SXa2];
present S21 if inc&!curdir next S22; if ina&!curdir next S0;
out SXa2;
present S22 if inc&!curdir next S23;
if ina&!curdir next S21;
out [SXa2,SXc2];
present S23 if inc&!curdir next S12;
if ina&!curdir next S22;
out SXc2; }}
CM(stateA,SAa,SAb,SAc,curdirA,SAc2,SAc1,SAb2,SAb1,SAa2,SAa1); /* CM cho pha A */ CM(stateB,SBa,SBb,SBc,curdirB,SBc2,SBc1,SBb2,SBb1,SBa2,SBa1); /* CM cho pha B */
CM(stateC,SCa,SCb,SCc,curdirC,SCc2,SCc1,SCb2,SCb1,SCa2,SCa1); /* CM cho pha C */
của người lập trỡnh là tạo ra tất cả cỏc tỡnh huống cú thể xảy ra đối với tổ hợp logic đầu vào. Cỏc tổ hợp này là cỏc test vectơ. Ứng với cỏc test vectơ WINSIM sẽ cho biết tất cả cỏc tớn hiệu đầu ra.
Theo tớnh toỏn dựa vào bảng trạng thỏi đúng ngắt. Từ cỏc gúc βi ,α0,ta cú thể tớnh được thời gian biến điệu của thuật toỏn d, d2, d3, d4.
Và dựng MATLAP/SIMULINK so sỏnh d1, d2, d3, d4 với tớnh hiệu xung tam giỏc ta cũng cú được tớn hiệu xung giống như trong mụ phỏng với WINSIM.
ma trận(Matrix Converter-MC) dựa trờn cụng nghệ chế tạo van bỏn dẫn và cỏc thiết bị xử lý tớn hiệu số hiện đại, cấu trỳc gọn nhẹ, trao đổi năng lượng với lưới cả hai chiều, dũng đầu vào hỡnh sin và hệ số cụng suất điều chỉnh được, giảm thiểu ảnh hưởng xấu của bộ biến tần đối với lưới điện, chứng minh cỏc đặc tớnh vượt trội và khả năng ứng dụng thực tế của loại biến tần này.
Đề xuấthướng nghiờn cứu
-Đỏnh giỏ độ tin cậy của MC khi bộ biến đổi gắn liền với động cơ, nhiệt độ mụi trường cao -Nghiờn cứu MC trong cơ cấu nõng hạ, cơ cấu cú quỏn tớnh lớn như quạt giú hay cơ cấu ly tõm, trong đú quỏ trỡnh điều chỉnh diễn ra dễ dàng hơn khi năng lượng trao đổi với lưới một cỏch tự nhiờn, điện năng được tiết kiệm đỏng kể.
-Hoàn thiện cỏc quy luật điều khiển chuyển mạch cũng như cỏc quy luật biến điệu với cỏc phạm vi cụng suất khỏc nhau, đặc biệt ở dải cụng suất lớn khi MC phỏt huy hết những ưu điểm về cấu trỳc so với biến tần thụng thường. (adsbygoogle = window.adsbygoogle || []).push({});
-Phỏt triển những ứng dụng của MC trong bộ chuyển đổi tần số di động làm nguồn cho cỏc hệ thống tàu thủy, mỏy bay khi cập bến. Dựng MC để kết nối giữa cỏc nguồn phõn tỏn như
KẾT LUẬNCHUNG
Qua thời gian thực thiện đồ ỏn tốt nghiệp, với đề tài “Ngiờn cứu sử dụng FPGA trong điều khiển biến tần ma trận” đó giỳp em hiểu rừ hơn những vấn đề lý thuyết và thực tế liờn quan đến đề tài nhằm củng cố thờm cỏc kiến thức đó học trong trường.
Được sự hướng dẫn, giỳp đỡ nhiệt tỡnh của thầy hướng dẫn Đoàn Quang Vinh cựng với sự nỗ lực của bản thõn, đến nay bản đồ ỏn đó tương đối hoàn thành.
Trong bản đồ ỏn đó đề cập đến cỏc vấn đề về điện tử cụng suất đối với bộ biến tần - Matrix Converter - Một bộ biến tần trực tiếp AC/AC, cú rất nhiều ưu thế so với cỏc bộ biến tần kinh điển. Tuy nhiờn do hạn chế về thời gian và cỏc thiết bị thực hành nờn đề tài chưa hoàn thiện đầy đủ. Chỉ dừng lại ở việc mụ phỏng dựng Matlab/Simulink.
Tụi rất mong được sự gúp ý xõy dựng và sửa đổi của cỏc thầy cụ giỏo và cỏc bạn cú quan tõm.
Xin trõn trọng cảm ơn.!
Trần Thị Tuyết Dung
PH N M Ầ Ở ĐẦU...1
CHƯƠNG 1 MATRIX CONVERTER C C V N Á Ấ ĐỀ Ơ Ả C B N...2
1.1. KHÁI NIỆM VỀ MATRIX CONVERTER ...2
1.1.1. Sự phỏt triển của Matrix Converter ...2
1.1.3. So sỏnh Matrix Converter và cỏc loại biến tần hiện cú...4
1.1.4 Khú khăn và xu hướng nghiờn cứu...8
a) Những khú khăn...8
1.2 KHOÁ 2 CHIỀU TRONG MATRIX CONVERTER...8
1.2.1 Quỏ trỡnh năng lượng trong Matrix Converter...8
1.2.2 Cấu trỳc khoỏ 2 chiều...8
1.3. VẤN ĐỀ BẢO VỆ MẠCH CễNG SUẤT CHO MATRIX CONVERTER...14
1.3.1 Bộ lọc đầu vào LC...14
I.3.3. Mạch snubber...19
CHƯƠNG 2 V N Ấ ĐỀ CHUY N M CH TRONG MATRIX Ể Ạ CONVERTER...21
2.1. TỔNG QUÁT VỀ QUÁ TRèNH CHUYỂN MẠCH ...21
2.1.1. Chuyển mạch tự nhiờn và chuyển mạch cưỡng bức...21
2.1.2. Chuyển mạch cứng và chuyển mạch mềm...21
2.2. CHUYỂN MẠCH DềNG ĐIỆN TRONG MATRIX CONVERTER ...23
2.2.1. Yờu cầu của quỏ trỡnh chuyển mạch...23
2.2.1. Cỏc phương phỏp chuyển mạch dũng điện cơ bản...23
2.2.2. Phương phỏp chuyển mạch semi-soft ...24
CHƯƠNG 3 PHƯƠNG PH P T O I N P Á Ạ Đ Ệ Á ĐẦU RA TRONG MATRIX CONVERTER...30 (adsbygoogle = window.adsbygoogle || []).push({});
3.1. THUẬT TOÁN ĐIỀU BIẾN VENTURINI...30
3.1.1. Giới thiệu chung...30
3.3. GIẢI THUẬT ĐIỀU BIẾN VECTƠ KHễNG GIAN TRỰC TIẾP...48
CHƯƠNG 4 X Y D NG Mễ HèNH MATRIX CONVERTER Â Ự ...52
4.1. PHÂN TÍCH LỰA CHỌN THUẬT TOÁN Mễ PHỎNG...52
4.2. XÂY DỰNG Mễ HèNH MATRIX CONVERTER BẰNG MATLAB/...52
SIMULINK...52
4.2.1. Thành lập cỏc phương trỡnh cơ sở cho việc xõy dựng mụ hỡnh MC đối với thuật toỏn Venturini...52
4.2.2. Phõn tớch cỏc khối chức năng trong mụ hỡnh...54
4.2.3. Xõy dựng mụ hỡnh MC đối với thuật toỏn điều biến vecto khụng gian trực tiờp ... 60
CHƯƠNG 5 GIỚI THIỆU VỀ FPGA VÀ QUY TRèNH THIẾT KẾ CHO FPGA...68
5.1.GIỚI THIỆU VỀ FPGA ...68
5.1.1. Khỏi niệm và ứng dụng FPGA...68
5.1.2. Kiến trỳc FPGA...69
5.1.2.1. Kiến trỳc chung FPGA...69
5.1.2.2. So sỏnh giữa cấu trỳc nhỏ và cấu trỳc lớn...72
5.1.2.3. So sỏnh giữa SDRAM Programming và Anti-fuse programming...73
5.1.2.4.Cấu trỳc FPGA của Spartan 3...73
5.1.2.5. Trỡnh tự thiết kế một chip...74
5.2.QUY TRèNH THI T K CHO FPGAẾ Ế ...76
5.2.1. YấU CẦU CHUNG KHI THUYẾT KẾ CPLD/FPGA...76
5.2.1.1. Chọn vi mạch FPGA phự hợp...76
5.2.1.2.Chọn giải phỏp cấu hỡnh cho FPGA...77
5.2.1.3. Chọn cụng cụ phần mềm phự hợp...79
5.2.2. Lưu đồ thiết kế cho FPGA...79
5.2.3.Giới thiệu mạch phỏt triển XST 1000 của hảng XESS...80
5.2.3.1XSA-3S1000...80
5.2.3.2. XST-3.0 (XStend Board)...81
5.2.3.3. Giới thiệu hóng Xilinx và cỏc cụng cụ lập trỡnh: Hóng Xilinx...82
CHƯƠNG 6 X Y D NG H TH NG I U KHI N CHO BI N T N Â Ự Ệ Ố Đ Ề Ể Ế Ầ MA TR NẬ ...84 (adsbygoogle = window.adsbygoogle || []).push({});
6.1.CẤU TRÚC HỆ THỐNG ĐIỀU KHIỂN BIẾN TẦN MA TRẬN...84
...84
6.1.1.Khõu tớnh toỏn quy luật biến điệu...84
6.1.2.Khõu điều khiển logic...85
6.1.3.Lựa chọn cỏc tổ hợp van...85
6.1.4. Lụgic điều khiển quỏ trỡnh chuyển mạch...86
6.2.CHƯƠNG TRèNH ĐIỀU KHIỂN CÁC KHểA TRONG MC...90
6.2.1.Lập trỡnh cho mạch điều khiển logic...90
Tài liệu dựng cho thuật toỏn điều biến và xõy dượng mụ hỡnh mụ phỏng:
[1] Sedat Sunter, Huseyin Altun và Jon C.Clare, “A control technique for compensating the effects of input voltage variation on matrix converter modulation algorithms” MELECON
[2] H.Altun và S.Sunter, “ Simulation and modeling of vector controled 3- phase matrix converter indution motor drive ”, ELECO’01.
[3] Sedat Sunter và Jon C.Clare, ”feedforward indirect vector control of a matrix converter-fed indution motor drive” compel 19,4
[4] Sedat Sunter và Jon C.Clare(1996), “A true four quadrent matrix converter indution motor drive with servo performance” PESC,Baveno.
[5] Y.Tatar,vaf S.Sunter “ Pspice modelling and simulation of a matrix converter-fed indution motordrive”
Tài liệu dựng cho chương Chuyển mạch:
[6] Cho, J.G. vaf Cho, G.H.(1991), “ soft switched matrix converter for highfrequence direct AC/AC power conversion”, EPE Conf.Rec.
[7] Wheeler và J.Clare(1998), “Intelligent commutation of matrix converter bi_directional switch cell using novel gate drive tecniques”,PESC’98.
[8] Jochen Mahlein, Jorg Weigold và Olaf Simon, “New concepts for Matrix converter design” IECON’01
Cỏc tài liệu đọc thờm khỏc
16] Điện tử cụng suất, Nguyễn Bớnh, 1996, NXB Khoa học và kỹ thuật, 1996 18] Điều chỉnh tự động truyền động điện, Bựi Quốc Khỏnh, Phạm Quốc Hải,
Nguyễn Văn Liễn, Dương Văn Nghi, NXB Khoa học và kỹ thuật, 1996
19] Điều khiển tự động truyền động xoay chiều ba pha, Nguyễn Phựng Quang,