Kit FPGA hỗ trợ các ngoại vi dùng để giao tiếp với thế giới bên ngoài và triển khai các ứng dụng của hệ thống nhƣ bộ chuyển đổi số-tƣơng tự DAC (Digital to Analog Conversion), khối giao tiếp mạng Ethernet, khối giao tiếp vào/ra nối tiếp theo chuẩn RS-232, giao diện đồ hoạ VGA, giao diện màn hình tinh thể lỏng LCD, các bộ định thời (timers)… Sự phối ghép giữa lõi vi xử lý với các ngoại vi này đƣợc thực hiện thông qua hệ thống bus PLB. Hệ thống bus PLB kết nối với các khối ngoại vi qua hệ thống giao tiếp bus mềm PLB_Slave. Khối giao tiếp bus này có các đặc điểm sau:
- Hỗ trợ giao diện trực tiếp giữa IP core của ngƣời sử dụng và hệ thống bus PLB chuẩn.
- Không hỗ trợ cho truy nhập bộ nhớ trực tiếp DMA và IP Master Service. - Hỗ trợ Slave 32 bit kết hợp.
- Hỗ trợ quá trình truyền dữ liệu (đọc và ghi) dạng byte, 16 bit và 32 bit.
Khối giao tiếp bus PLB_Slave_V46 đƣợc thiết kế để hỗ trợ ngƣời sử dụng thực hiện giao diện tốc độ cao giữa IBM PLB bus và IP core của ngƣời sử dụng. Bus này cho phép nhiều lõi IP đƣợc giao tiếp với bus PLB nhờ việc hỗ trợ địa chỉ giải mã ngoài vùng địa chỉ khác nhau nhƣ định dạng bởi ngƣời sử dụng. Tùy chọn PLB_V46 có thể đƣợc tối thiếu hóa cho kết nối từ điểm tới điểm, giảm tài nguyên của FPGA và tiềm năng nâng cấp.
Yếu tố cơ bản của thiết kế là sự tham gia của đơn vị tớ bus (bus slave). Hình 24 cung cấp các chức năng cho hoạt động các giao tiếp của bus slave. Nó thực thi giao thức và chuyển dịch thời gian giữa bus PLB và IPIC.
Hình 24: Sơ đồ khối hệ thống giao tiếp bus PLB_V46 slave.
Trong đó hệ thống bus PLB giao diện với khối IP core của ngƣời dùng qua các tín hiệu cơ bản sau:
- Bus2IP_Reset: Tín hiệu reset có mức tích cực cao dùng cho lõi IP.
- IP2Bus_Data: Bus dữ liệu đọc vào từ IP của ngƣời sử dụng. Dữ liệu đƣợc hạn chế bằng sự xác nhận của tín hiệu IP2Bus_RdAck và sƣờn lên của tín hiệu Bus2IP_Clk.
- IP2Bus_WrAck: Giới hạn dữ liệu viết, có mức tích cực cao. Dữ liệu viết trên tín hiệu Bus2IP_Data đƣợc cho rằng đã đƣợc lõi IP xác nhận trên sƣờn cao của tín hiệu Bus2IP_Clk và IP2Bus_WrAck, đã thiết lập mức logic cao bởi lõi IP.
- IP2Bus_RdAck: Giới hạn dữ liệu đọc, có mức tích cực cao. Dữ liệu viết trên tín hiệu Bus2IP_Data đƣợc cho rằng có giá trị bởi lõi IP trên sƣờn cao của tín hiệu Bus2IP_Clk và tín hiệu IP2Bus_RdAck đã xác nhận bởi lõi IP.
- IP2Bus_Error: Tín hiệu có mức tích cực cao cho biết lõi IP đã tìm ra một lỗi với quá trình hoạt động đƣợc yêu cầu.Tín hiệu này đƣợc xác nhận trong sự liên kết với tín hiệu IP2Bus_RdAck hoặc tín hiệu IP2Bus_WrAck.
- Bus2IP_Addr: Tín hiệu địa chỉ biểu thị địa chỉ mong muốn của hoạt động đọc hoặc viết đƣợc yêu cầu.
- Bus2IP_Data: Tín hiệu dữ liệu viết tới lõi IP. Dữ liệu viết đƣợc lõi IP chấp nhận trong suốt một hoạt động viết bởi sự xác nhận của tín hiệu IP2Bus_WrAck và sƣờn lên của tín hiệu Bus2IP_Clk.
- Bus2IP_RNW: Tín hiệu này chỉ ra khả năng của một hoạt động đƣợc yêu cầu với lõi IP. Tín hiệu ở mức cao là tín hiệu đọc, tín hiệu ở mức thấp là tín hiệu viết .
- Bus2IP_CS: Chip tích cực ở mức logic cao để chọn bus, mỗi trạng thái bit của bus tƣơng ứng với một địa chỉ hai lối vào trong C_ARD_ADDR_RANGE_ARRAY , sự xác nhận của chip lựa chọn sẽ chỉ ra một yêu cầu giải quyết tích cực tới không gian địa chỉ đích của chip lựa chọn.
- Bus2IP_RdCE: Chip tích cực ở mức logic cao để cho phép bus. Chip cho phép đƣợc chỉ định qua các lối vào của ngƣời sử dụng trong C_ARD_NUM_CE_ARRAY. Các chip cho phép chỉ đƣợc xác nhận trong suốt các yêu cầu thực hiện đọc kích hoạt với không gian địa chỉ đích và trong sự kết nối tƣơng ứng với địa chỉ thay thế không với không gian.
- Bus2IP_WrCE: Chip tích cực ở mức logic cao để cho phép bus. Chip cho phép đƣợc chỉ định qua các lối vào của ngƣời sử dụng trong C_ARD_NUM_CE_ARRAY. Các chip cho phép chỉ đƣợc xác nhận trong suốt các yêu cầu thực hiện viết kích hoạt với không gian địa chỉ đích và trong sự kết nối tƣơng ứng với địa chỉ thay thế không với không gian.