Chương 2 : Kiến trúc chi tiết Xilinx FPGA Spartan-3E
2.5Khối nhân chuyên dụng 18x18
Các khối nhân chuyên dụng 18bitx18bit (Dedicated Multiplier) được thiết kê riêng, thường được ứng dụng trong các bài toán xử lý tín hiệu số, ký hiệu là MULT18X18SIO trong thư viện chuẩn của Xilinx.
Các khối nhân được đặt tại các vị trí sát với các Block RAM nhằm kết hợp hai khối này cho những tính tốn lớn với tốc độ cao. Số lượng của các khối này bằng với số lượng của các khối RAM trong FPGA, ngồi ra hai thành phần này cịn chia sẻ với nhau các cổng A, B 16 bit dùng chung..
Khối nhân trong Spartan 3E thực hiện phép nhân hai số 18 bit có dấu, kết quả là một số 36 bit có dấu. Phép nhân không dấu được thực hiện bằng cách giới hạn miền của số nhân và số bị nhân (bit dấu luôn bằng 0). Mô tả các cổng vào ra của phần tử nhân MULT18X18SIO thể hiện ở hình sau:
29 Hình 2.21. Cổng vào ra của khối nhân 18 bit
Khối nhân có tất cả 13 cổng vào ra với các chức năng như sau: A, B[17:0] là cổng vào 18 bit số nhân và số bị nhân. P[35:0] là 36 bit kết quả nhân (Product).
CEA, CEB là tín hiệu cho phép xung nhịp ở các đầu vào A, B.
RSTA, RSTB, RSTP là các cổng Set/Reset đồng bộ tương ứng cho các giá trị A, B, P.
CLK là tín hiệu xung nhịp đồng bộ cho các Flip-flop trong khối nhân.
BCIN, BCOUT[17:0] là các cổng vào ra tương ứng nhằm chia sẻ giá trị số bị nhân giữa các khối nhân với nhau nhằm mục đích tạo thành các khối nhân nhiều bit hơn. BCOUT = BCIN.
Pipelined option: Khối nhân có thể được thực hiện như một khối tổ hợp thuần túy hoặc có thể chia nhỏ bởi các thanh ghi để đạt hiệu suất làm việc cao hơn. Cấu trúc pipelined của khối nhân thể hiện ở hình sau:
30 Hình 2.21. Cấu trúc pipelined của khối nhân
Các nhân tử A, B và kết quả P có thể được lưu trong các thanh ghi trung gian gồm AREG, BREG, PREG, mỗi thanh ghi là một chuỗi các Flip-flop. Trong cấu trúc pipelined đó thì REGA, REGB có cùng mức.