Đánh giá hiệu năng truyền thông và hiệu quả giải pháp tái cấu hình
4.3.2 Mô phỏng và kết quả
Hình 4.6 là kết quả đánh giá độ trễ truyền trung bình trên toàn mạng theo tỷ lệ tải tin phát vào mạng với các vị trí của bộ định tuyến bị cấm.
Hình 4.6: Trễ truyền tương ứng với các
vị trí bị cấm. Hình 4.7: Thông lượng mạng tươngứng với các vị trí bị cấm.
Từ đồ thị biểu diễn độ trễ truyền (Hình 4.6) cho thấy giải pháp tái cấu hình mạng trên chip có khả năng thích ứng với nhiều sự thay đổi cấu hình mạng. Kết quả đánh giá cho thấy độ trễ truyền của mạng ổn định đối với các giá trị tải nhỏ hơn 20% và tăng nhanh khi tải tin phát vào mạng tăng lên.
Cùng với việc đánh giá theo độ trễ truyền, giải pháp tái cấu hình còn được đánh giá khả năng đáp ứng truyền thông với chiến lược thay đổi nhiều vị trí bộ định tuyến bị cấm. Hình 4.7 là kết quả thu được khi đánh giá khả năng truyền thông của mạng trên chip tái cấu hình với các vị trí khác nhau của bộ định tuyến bị cấm.
Kết quả thu được trong các trường hợp trên cũng được đem so sánh với một số công trình về tái cấu hình đã được công bố như trong Hình 4.8. Trong một số công trình so sánh này cho thấy kiến
trúc ViCharcho kết quả thông lượng cao nhất với giá trị lớn hơn 0,36(flit/IP/clk) và kiến trúc Reduce BiNoCcó hiệu quả thông lượng thấp dưới 0,15(flit/IP/clk). Tuy nhiên để đạt được kết quả thông lượng cao như trên, kiến trúc ViChar phải sử dụng bộ đệm dữ liệu khá lớn ở mỗi bộ định tuyến (80flitcho ViChar-16 và 40flitcho ViChar-8) và hơn nữa kiến trúc này sử dụng đến 4 kênh ảo cho mỗi kênh vật lý (Bảng 4.2). Thông lượng đạt được ở trường hợp bộ định tuyến bị chắn ở góc mạng (conner-case) của RNoC cho thấy thông lượng của giải pháp đề xuất gần bằng trường hợp tốt nhất của kiến trúc ViChar. Trong trường hợp xấu nhất khi bộ định tuyến bị cấm nằm bên trong mạng thì thông lượng cũng gần bằng với kiến trúc ViChar khi tải tin thấp hơn 20%. Sự so sánh toàn diện về kết quả thông lượng truyền thông và chi phí tài nguyên bên trong mỗi bộ định tuyến được trình bày trong Bảng 4.2.
Hình 4.8: So sánh giá trị thông lượng của các giải pháp tái cấu hình.
Ngay sau khi bộ định tuyến cho giải pháp tái cấu hình mạng trên chip được mô tả chi tiết ở mức dịch chuyển thanh ghi, mạng trên chip tái cấu hình được mô phỏng và đánh giá hiệu năng truyền thông trên cùng nền tảng đánh giá đã có. Kết quả đánh giá hiệu năng truyền thông được thể hiện thông qua giá trị độ trễ truyền được trình bày trong Hình 4.9. Kết quả thu được đã cho thấy được sự ảnh hưởng khác nhau giữa các trường hợp mô phỏng đáng giá khi mạng không có bộ định tuyến bị cấm (normal), bộ định tuyến bị cấm ở góc mạng (conner) và bộ định tuyến bị cấm ở biên mạng (border). Từ kết quả đánh giá
Bảng 4.2: Tài nguyên truyền thông trong mỗi bộ định tuyến Kiến trúc Đề xuất BiNoC Reduce
BiNoC ViChar- 8 ViChar- 16 Tổng số bộ đệm 6 10 5 5 5 Bộ đệm/hướng 1 2 1 1 1 Kích thước bộ đệm
2flit 16flit 32flit 8flit 16flit
Tổng kích
thước bộ đệm
12flit 160flit 160flit 40flit 80flit
Crossbar 2(6×6) 10×10 5×5 5×5 5×5 Số cổng 6 5 5 5 5 Số kênh ảo 2 2 1 4 4 Chi phí không gian 461345µm2 48666gates NA NA 101899µm2
thông qua độ trễ truyền thể hiện trong Hình 4.9 cho thấy quy luật thay đổi của các trường hợp bộ định tuyến bị cấm ở các vị trí khác nhau trong mạng là tương đồng với kết quả thu được khi đánh giá ở mức cao tại Hình 4.6. Tuy nhiên, kiến trúc bộ định tuyến cho giải pháp mạng trên chip tái cấu hình được xây dựng ở mức dịch chuyển thanh ghi chỉ mới hoạt động được ở chế độ đồng bộ và cần hai chu kỳ xung nhịp để truyền qua một đơn vị tin. Vậy nên, kết quả thu được khi đánh giá độ trễ truyền của mạng trên chip tái cấu hình ở Hình 4.9 có lớn hơn so với đánh giá ở mức cao đã thu được trước đó.
Hình 4.9: Độ trễ truyền của mạng trên
chip tái cấu hình ở mô hình mức RTL. Hình 4.10: So sánh tỷ lệ thông lượngvới kích thước bộ đệm và chi phí không gian thực thi của các kiến trúc tái cấu hình.
pháp tái cấu hình mạng trên chip trên cơ sở so sánh tỷ lệ thông lượng cực đại với tổng kích thước bộ đệm và chi phí không gian thực thi của các kiến trúc đã công bố như đã được tổng hợp trong Bảng 4.2. Kết quả này cho thấy, giải pháp được đề xuất sử dụng bộ đệm hiệu quả cao hơn nhiều so với các kiến trúc khác đã công bố. Tỷ lệ thông lượng trên mỗi đơn vị bộ đệm là 0,0129, cao gần gấp hai lần so với kiến trúc ViChar-8 và cao hơn rất nhiều so với kiến trúc BiNoC. Kết quả so sánh này cũng cho thấy bộ định tuyến trong giải pháp tái cấu hình đề xuất có công suất tiêu thụ của bộ định tuyến rất nhỏ hơn so với kiến trúc BiNoC và ViChar. Hình 4.10 cho thấy tỷ lệ thông lượng mạng lớn nhất và chi phí không gian thực thi bộ định tuyến mạng trên chip tái cấu hình còn khá lớn so với kiến trúc ViChar. Tuy nhiên, kiến trúc ViChar được thực thi bằng công nghệ TSMC 90nm và các đánh giá hiệu năng của ViChar chỉ cho mạng trên chip bình thường, không có trường hợp bộ định tuyến bị cấm như với đánh giá mạng trên chip tái cấu hình được đề xuất.