- Low voltage monitors are active during CLK32 low: Bộ theo dõi điện áp thấp đ−ợc kích hoạt trong xuốt quá trình CLK32 ở mức thấp.
3. Kết nối các khối số theo hàng (Row Digital Interconnect – RDI)
(Row Digital Interconnect – RDI)
Mục này chỉ nói về một hàng khối PSoC số. Nó không nói về chức năng, đầu vào hay đầu ra cho những khối PSoC riêng biệt.
Bảng 5-6: Thanh ghi hàng PSoC số
Address Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Access
x,xxh RDI0RI RI3[1:0] RI2[1:0] RI1[1:0] RI0[1:0] RW : 00
x,xxh RDI0SYN RI3SYN RI2SYN RI1SYN RI0SYN RW : 00
x,xxh RDI0IS BCSEL[1:0] IS3 IS2 IS1 IS0 RW : 00
x,xxh RDI0LT0 LUT1[3:0] LUT0[3:0] RW : 00
x,xxh RDI0LT1 LUT3[3:0] LUT2[3:0] RW : 00
x,xxh RDI0RO0 GOO5EN GOO1EN GOE5EN GOE1EN GOO4EN GOO0EN GOE4EN GOE0EN RW : 00 x,xxh RDI0RO1 GOO7EN GOO3EN GOE7EN GOE3EN GOO6EN GOO2EN GOE6EN GOE2EN RW : 00 Chỉ dẫn: Ký tự ‘x’ tr−ớc dấu phẩy trong tr−ờng địa chỉ cho biết rằng thanh ghi này có ở cả hai dãy thanh ghi
Ký tự ‘xx’ sau dấu phẩy trong tr−ờng địa chỉ cho biết rằng có nhiều thanh ghi nh− vậy.
Có rất nhiều tín hiệu ghé qua hàng PSoC số trên đ−ờng đi của nó hoặc từ những khối PSoC riêng biệt. Tuy nhiên, có một số l−ợng nhỏ các tín hiệu ghé qua mạch cấu hình đ−ợc trên đ−ờng đi của nó tới và từ các khối PSoC số. Mạch cấu hình đ−ợc cho phép kết nối mềm dẻo hơn giữa khối số và bus toàn cục.
3.1. Mô tả kiến trúc
Trong Hình 5-4, bên trong một hàng khối PSoC số, có bốn khối PSoC. Hai khối đầu là loại Cơ bản (DBB). Hai khối sau là loại truyền thông (DCB). Hình vẽ mô tả kết nối giữa các khối PSoC trong một hàng.
Hình 5-4: Chi tiết về nhóm bốn khối số PSoC
Trong Hình 5-5, chi tiết về nhóm bốn khối PSoC đ−ợc thay bằng một hộp ở tâm của hình vẽ với tên gọi “4 PSoC Block Grouping”
Hình 5-5: Cấu trúc một hàng khối PSoC số
3.2. Các thanh ghi đ−ợc định nghĩa
Hai đầu vào duy nhất tới hàng khối PSoC số có thể cấu hình đ−ợc là hai đ−ờng bus 8 bit đầu vào toàn cục Global Input Even và Global Input Odd. Hai đầu ra duy nhất có thể cấu hình đ−ợc của hàng khối PSoC số là hai đ−ờng bus 8 bit đầu ra toàn cục Global Output Even và Global Output Odd. Hình 5-5 minh họa mối liên hệ giữa tín hiệu toàn cục và tín hiệu của hàng.
Chú ý phía bên trái của Hình 5-5 là đầu vào toàn cục (GIE[n] và GIO[n]) là những đầu vào tới bộ chọn đa thành phần vào 4 ra 1. Đầu ra của những bộ chọn này lại là đầu vào của hàng (RI[x]). Do có bốn bộ chọn vào 4 ra 1 nên mỗi bộ có một số đầu vào nhất định nên một hàng có thể truy nhập đến tất cả các đ−ờng đầu vào toàn cục trong chíp PSoC.
3.2.1. Thanh ghi RDIxRI.
Những bit lựa chọn dùng để điều khiển bốn bộ chọn đ−ợc đặt trong thanh ghi RDIxRI, ký tự ‘x’ biểu thị cho chỉ số hàng t−ơng ứng. Bảng 5-7 liệt kê ý nghĩa của bốn thiết lập có thể cho mỗi bộ chọn đa thành phần.
Bảng 5-7: Thanh ghi RDIxRI
RI0[1:0] 0h: GIE[0] 0h: GIE[0] 1h: GIE[4] 2h: GIO[0] 3h: GIO[4] 0h: GIE[1] 87
RI1[1:0] 1h: GIE[5] 2h: GIO[1] 3h: GIO[5] RI2[1:0] 0h: GIE[2] 1h: GIE[6] 2h: GIO[2] 3h: GIO[6] RI3[1:0] 0h: GIE[3] 1h: GIE[7] 2h: GIO[3] 3h: GIO[7]
3.2.2. Thanh ghi RDIxSYN
Mặc định mỗi đầu vào của hàng đều đ−ợc đồng bộ với xung nhịp hệ thống. Tuy nhiên, ng−ời sử dụng có thể lựa chọn để vô hiệu hóa sự đồng bộ hóa này bằng cách thiết lập bit thích hợp trong thanh ghi RDIxSYN.
Bảng 5-8: Thanh ghi RDIxSYN
RI3SYN 0: Đầu vào của hàng thứ 3 đ−ợc đồng bộ hóa với xung nhịp hệ thống 24MHz 1: Đầu vào của hàng thứ 3 không đồng bộ hóa với xung nhịp của hệ thống RI2SYN 0: Đầu vào của hàng thứ 2 đ−ợc đồng bộ hóa với xung nhịp hệ thống 24MHz