Phía giải trải phổ

Một phần của tài liệu đồ án tốt nghiệp điện tử viễn thông thực hiện hệ thống trải chuỗi trực tiếp với độ rộng bit hỗn loạn trên FPGA (Trang 46 - 47)

1. Nội dung thiết kế tốt nghiệp:

2.2.2. Phía giải trải phổ

2.2.2.1. Chức năng

Từ tín hiệu nhận đƣợc từ phía phát đi qua các khối xor, tích phân, lấy mẫu sẽ thu đƣợc tín hiệu ban đầu.

2.2.2.2. Khối tích phân - Chức năng

- Cộng dồn các giá trị thu đƣợc từ bộ xor theo chu kì xung clock trong khoảng bằng hệ số trải phổ (N).

- Sau đó so sánh kết quả thu đƣợc với giá trị gọi là ngƣỡng bằng N/2. Nếu kết quả nhỏ hơn N/2, tín hiệu đƣa ra là 0, trong trƣờng hợp ngƣợc lại tín hiệu đƣa ra là 1.

2.2.2.3. Khối getData (lấy mẫu)

- Chức năng:

Lấy mẫu tín hiệu theo chu kì tƣơng ứng với hệ số trải phổ và lƣu kết quả vào một biến mảng nhị phân. Giá trị này phục vụ cho việc kiểm tra so sánh với đầu ra trên mô phỏng cũng nhƣ hiển thị lên kit DE2.

2.2.2.4. Khối Receiver

42 Tổng hợp của các khối trên, thực hiện chức năng của bên thu, giúp đƣa ra tín hiệu sau trải phổ.

- Đầu vào là tín hiệu nhận đƣợc từ phía trải phổ. Sử dụng xung các xung clock, chuỗi PN chung với bên trải phổ (cùng trạng thái khởi tạo).

- Đầu ra: tín hiệu thu đƣợc, yêu cầu giống với tín hiệu ban đầu đƣa vào hệ thống. Module khối Receiver

module Receiver(clk, rst, data_send, st, dataout, out);

input clk, rst; input data_send; input [4:0] st; output [7:0] out; output dataout; Kết quả mô phỏng và nhận xét

- Tín hiệu thu đƣợc hoàn toàn chính xác so với tín hiệu đƣa vào ban đâu từ phía trải phổ.

- Tín hiệu là 8 bit nhƣng hoàn toàn có thể mở rộng tùy ý.

Hình 2. 12. Kết quả mô phỏng khối Receiver

Một phần của tài liệu đồ án tốt nghiệp điện tử viễn thông thực hiện hệ thống trải chuỗi trực tiếp với độ rộng bit hỗn loạn trên FPGA (Trang 46 - 47)

Tải bản đầy đủ (PDF)

(72 trang)