(AVALON MEMORY-MAPPED INTERFACE)
I) Giới thiệu về chuẩn Avalon:
Chuẩn Avalon ựược Altera ựưa ra nhằm giúp việc giao tiếp các thiết bị trong thiết kế số trên FPGA ựược dễ dàng hơn. Có tất cả 6 cách giao tiếp, ở trong thiết kế này, vì mục ựắch là thiết kế một lõi ựiều khiển bộ nhớ, nên giao tiếp ựược chọn là Avalon memory mapped interface, là giao tiếp ựọc-ghi giữa thiết bị chủ và tớ dựa trên ựịa chỉ.
Bus Avalon-MM ựược chia làm 2 loại: Master và Slave. Thiết kế của ta là SDRAM controller, nhằm mục ựắch giúp vi xử lý chủ dễ dàng truy cập vào SDRAM, cho nên bus giao tiếp sẽ là Avalon-MM Slave.
II Các tắn hiệu cơ bản và timing của bus Avalon-MM Slave:
stt Tên độ rộng Chiều Ý nghĩa
1 clk 1 input Clock hệ thống
2 read (read_n) 1 input Khi tắch cực báo hiệu một chu kỉ ựọc
3 write (write_n) 1 input Khi tắch cực báo hiệu một chu kỉ ghi
4 address 1-32 input địa chỉ offset từ ựịa chỉ gốc của thiết bị 5 readdata 8,16,32,6 4, 128,256, 512, 1024
output Dữ liệu ựọc về sau lệnh read
5 writedata 8,16,32,6 4,
128,256, 512,1024
input Dữ liệu ghi ra thiết bị (ựộ rộng bằng với readdata) 6 byteenable byteenable_n 1,2,4,8,1 6, 32, 64,128
input Cho phép vị trắ byte ựọc hoặc ghi
7 begintransfer 1 input Tắch cực trong chu kì clock ựầu tiên ở mỗi chu kì ghi-ựọc 8 waitrequest
waitrequest_n
1 output Tắn hiệu báo chờ khi slave chưa xử lắ xong lệnh trước 9 readdatavalid
readdatavalid_n
1 output Tắn hiệu báo dữ liệu ựọc ựã ổn ựịnh
10 burstcount 1-32 input Tắn hiệu báo số lượt truy cập trong các lệnh truy cập theo khối (burst transfer)
11 beginbursttransfer 1 input Tắn hiệu báo bắt ựầu chu kì truy cập theo khối