để xây dựng testbench, ta sử dụng file mt48lc4m32b2.v, là file mô tả hành vi của một chip sdram có data bus rộng 32 bit. File này ựược cung cấp miễn phắ trên trang web của hãng micron (www.micron.com).
Mô hình này hoàn toàn tương tự mô hình test cho core 16 bit.
III.1 SDRAM controller thực thi các lệnh ghi liên tiếp:
Hình 39: SDRAM controller 32 bit thực thi các lệnh ghi liên tiếp
Ở hình trên, ta thực thi 11 lệnh ghi liên tiếp vào các ựịa chỉ từ 0 ựến 11. Trong khi controller ựang thực hiện lệnh khởi tạo cho vùng nhớ, thì ta vẫn có thể tiếp tục ghi thêm lệnh vào cho ựến khi FIFO ựầy. Khi ựó tắn hiệu wait_request tắch cực. Khi quá trình ghi bắt ựầu, ta có thể tiếp tục ghi thêm lệnh vào, và từ ựó, cứ 1 clock sẽ có 1 lệnh ựược xử lý (data rate = clock rate), miễn là lệnh ghi vào cùng vùng nhớ (cùng bank và row).
Hình 40: SDRAM controller 32 bit thực thi các lệnh ựọc liên tiếp
Ở hình trên, ta thực thi 11 lệnh ựọc liên tiếp vào các ựịa chỉ từ 0 ựến 11. Trong khi controller ựang thực hiện lệnh khởi tạo cho vùng nhớ, thì ta vẫn có thể tiếp tục ghi thêm lệnh vào cho ựến khi FIFO ựầy. Khi ựó tắn hiệu wait_request tắch cực. Khi quá trình ựọc bắt ựầu, ta có thể tiếp tục ghi thêm lệnh vào, và từ ựó, cứ 1 clock sẽ có 1 lệnh ựược xử lý (data rate = clock rate), miễn là lệnh ghi vào cùng vùng nhớ (cùng bank và row).
IV Kết luận:
Như kết quả mô phỏng cho thấy SDRAM Controller hoạt ựộng ựúng về mặt chức năng. Cấu trúc pipe line ở ngõ vào ựược thực hiện nhờ bộ ựệm FIFO cho phép CPU nạp liên tiếp các lệnh vào controller ở mỗi chu kì clock. Khi các lệnh liên tiếp là giống nhau và truy cập vào cùng một vùng nhớ, controller có thể xử lý mỗi lệnh ở mỗi clock và khi ựó, tốc ựộ xử lý dữ liệu sẽ bằng tốc ựộ clock ựưa vào.
Nội dung 6:
XÂY DỰNG GIAO TIẾP VỚI LạI NIOS II VÀ THỰC THI TRÊN FPGA THI TRÊN FPGA