Bài tập kỹ thuật số có lời giải BK TP.HCM

Bài tập giải sẵn về hệ tổ hợp và hệ tuần tự 1) Cho trước hàm F(A, B, C, D) = AC + BC + AC’D a) Tìm rút gọn dạng SOP và POS của F. b) Cài đặt hàm F bằng bộ dồn kênh 8 sang 1. c) Cài đặt hàm F bằng bộ dồn kênh 4 sang 1. Thiết kế mạch tổ hợp sau chỉ dùng 1 bộ cộng toàn phần 4 bit, 2 bộ dồn kênh 4 sang 1 (nguồn dữ liệu là 4 bit) và một số cổng NOT: Cho trước mạch tổ hợp ở hình bên phải dùng mạch cộng toàn phần 4 bit, cổng NOT 3 trạng thái. và các cổng đệm 3 trạng thái. a) Để SUM = A + B, ta cần đưa vào w, x, y, z và Ci các giá trị gì? Thiết kế mạch đổi số nhị phân 4 bit sang biểu diễn BCD chỉ bằng mạch cộng toàn phần 4 bit và 1 mạch so sánh 4 bit (với các ngõ ra A < B, A = B, và A > B). Thiết kế mạch đổi số nhị phân 4 bit sang biểu diễn BCD chỉ bằng mạch cộng toàn phần 4 bit và 1 mạch so sánh 4 bit (với các ngõ ra A < B, A = B, và A > B).

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT Môn học: Kỹ thuật số – AY1516-S1 GVPT: Hồ Trung Mỹ Bài tập giải sẵn hệ tổ hợp hệ 1) Cho trước hàm F(A, B, C, D) = AC + BC + AC’D a) Tìm rút gọn dạng SOP POS F b) Cài đặt hàm F dồn kênh sang c) Cài đặt hàm F dồn kênh sang BG a) Rút gọn dạng SOP POS F: Rút gọn dạng SOP Rút gọn dạng POS F(A, B, C, D) = AC + AD + BC F(A, B, C, D) = (A+B) (A+C) (C+D) b) Cài đặt hàm F MUX sang 1: Tìm giá trị ngõ vào MUX đưa A, B, C vào ngõ chọn S2,S1,S0 Mạch cài đặt Cài đặt hàm F MUX sang 1: Nếu đưa A B vào ngõ chọn S1 S0 tương ứng theo bảng K F ta tìm biểu thức vào: I0 = 0; I1 = C; I2 = I3 = C + D 2) Cho trước mạch sau: a) Viết F với dạng biểu thức Boole dạng tắc b) Cài đặt hàm F mạch dồn kênh sang c) Cài đặt hàm F mạch giải mã sang KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 1/19 BG a) F(A, B, C) = A’B’I0 + A’BI1 + AB’I2 + ABI3 = A’B’C + A’BC + AB’.0 + AB.1 = A’C + AB = m(1, 3, 6, 7) b) Dùng mạch dồn kênh sang c) Dùng mạch giải mã sang Ngõ mạch dồn kênh sang là: Theo dạng tắc ta có: Y = S’I0 + SI1 So sánh với F ta đưa A vào S, C vào I0 B vào I1 mạch sau: 3) Thiết kế mạch tổ hợp sau dùng cộng toàn phần bit, dồn kênh sang (nguồn liệu bit) số cổng NOT: S1S0 Cin = Cin = 00 F = A + B F=A+B+1 01 F = A F=A+1 10 F = B’ (bù B) F = B’ + (bù B) 11 F = A + B’ F = A + B’ + Với A, B, F số nhị phân bit BG Chú ý: B’ mạch có lấy bù bit B cổng NOT KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 2/19 4) Cho trước mạch tổ hợp hình bên phải dùng mạch cộng tồn phần bit, cổng NOT trạng thái cổng đệm trạng thái a) Để SUM = A + B, ta cần đưa vào w, x, y, z Ci giá trị gì? ĐS w = z = 0; x = y = 1; Ci = b) Để SUM = –A + B, ta cần đưa vào w, x, y, z Ci giá trị gì? ĐS x = z = 0; w = y = 1; Ci = 5) Hãy biểu thức Boole mạch sau (được xây dựng từ MUX sang 1): BG  Biểu thức Boole cho ngõ chọn MUX tầng sau là: S = C=0 B=0  S = B’C’  Bộ MUX tâng sau: F = S = A = S = A =  F(A, B, C) = A’S’ + AS F = A’ (B’C’)’ + AB’C’ = A  (B’C’) = A’B + A’C + AB’C’ = m(1, 2, 3, 4) 6) Cài đặt hàm Boole F(A, B, C, D) = AC’D’ + B’D a) Chỉ 1mạch MUX sang b) Chỉ mạch MUX sang BG Nhận xét:  Với MUX sang 1, dùng C D đưa vào ngõ chọn S1 S0, ta viết lại F sau: F = AC’D’ + B’D = AC’D’ + B’C’D + B’CD = C’D’.A + C’D.B’ + CD’.0 + CD.B’  I0 = A, I1 = B’, I2 = 0, I3= B’  a) Với MUX 41 b) Với MUX  Với MUX sang thứ ta dùng D cho ngõ chọn S , MUX thứ hai ta dùng C cho ngõ chọn S:  MUX 1: Y1 = D’.AC’ + D.B’  MUX 2: Y2 = C’.A + C.0 KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 3/19 7) Thiết kế mạch đổi số nhị phân bit sang biểu diễn BCD mạch cộng toàn phần bit mạch so sánh bit (với ngõ A < B, A = B, A > B) BG Gọi số nhị phân bit X = X3X2X1X0 biểu diễn BCD Y = Y7Y6Y5Y4 Y3Y2Y1Y0thì X = 00002 = biểu diễn BCD Y = 0000 00002 X = 00012 = biểu diễn BCD Y = 0000 00012 X = 10012 = biểu diễn BCD Y = 0000 10012 X = 10102 = 10 biểu diễn BCD Y = 0001 00002 = X + 01102 X = 11112 = 15 biểu diễn BCD Y = 0001 01012 = X + 01102 Như X > Y = X + 6, ngược lại Y = X + Từ ta có mạch sau: 8) Thiết kế mạch nhân số nhị phân bit biểu diễn số có dấu theo dạng độ lớn với dấu BG Gọi số nhị phân bit A = A2A1A0 B = B2B1B0, tích số chúng số nhị phân bit P = P4P3P2P1P0 với MSB dấu bit lại độ lớn Như MSB tích số P4 = A2  B2 (vì dấu dương [0] khác dấu âm [1]) Bài toán nhân Mạch thực X P3 A1B1 P2 A1 B1 A1B0 A0B1 P1 A0 B0 A0B0 P0 P4 = A2  B2 9) Thiết kế mạch tổ hợp thực phép tính 3X + với X số nhị phân bit (X1X0) HA cổng NOT BG X Y X1 X0 Y3 Y2 Y1 Y0 0 0 1 1 0 0 1 10 1 1 NX: Y3 = X1X0; Y2 = X1X0; Y1 = X1; Y0 = X0’ KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 4/19 10) Cho hàm Boole sau: F(X, Y, Z) = X’Z’ + XZ + Y’Z + X’YZ G(X, Y, Z) = X’Z + X’Y + YZ + X’Y’Z’ Cài đặt hàm mạch giải mã sang (74LS138) cổng AND có ngõ vào BG Dạng tắc F Dạng tắc G Mạch cài đặt YZ F 00 01 11 10 X 1 1 1 F(X, Y, Z) = M(4, 6) YZ G 00 X 1 01 11 10 1 1 G(X, Y, Z) = M(4, 5, 6) 11) Thiết kế cộng tồn phần FA có ngõ vào A, B, Cin (số nhớ vào) ngõ S (tổng) C (số nhớ) mạch giải mã sang cổng OR BG Dạng tắc S Dạng tắc C BCin S 00 01 11 10 A 1 1 BCin G 00 01 11 10 A 1 1 S = m(1, 2, 4, 7) C = m(3, 5, 6, 7) Mạch cài đặt 12) Cài đặt hàm Boole F(A, B, C, D) = m(1, 7, 11, 13) mạch giải mã sang 74LS138 cổng NAND có ngõ vào BG Nhận xét: F(A, B, C, D) = m(1, 7, 11, 13) = A’B’C’D + A’BCD + AB’CD + ABC’D = D G(A, B, C) = G(A, B, C) D Với G(A, B, C) = A’B’C’ + A’BC + AB’C + ABC’ = m(0, 3, 5, 6) = (M(1, 2, 4, 7))’ Ngồi phương trình ngõ bên 138 là: Qi = G1.G2A.G2B.mi với mi minterm thứ i từ ba ngõ vào A, B, C Như đưa D vào G1, vào G2A’ G2B’ (nghĩa G2A = G2B = 1), Qi = mi.D ta có mạch sau: KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 5/19 13) Hãy vẽ dạng sóng ngõ Q mạch chốt flipflop (FF) sau: Mạch Giản đồ định Chốt D D FF JK FF T FF 14) Một flip-flop M-N hoạt động sau có cạnh lên ngõ vào xung nhịp CK:  MN = 11 ngõ Q =  MN = 01 ngõ Q =  MN = 10 ngõ Q không thay đổi trạng thái  MN = 00 ngõ Q đảo trạng thái trước a) Tìm phương trình đặc tính flip-flop bảng kích b) Dùng flip-flop để thiết kế mạch đếm lên bit theo mã Gray c) Cài đặt flip-flop dùng: D flip-flop, JK flip-flop BG a) Tìm phương trình đặc tính MN + Q 00 01 11 10 Q 1 0 1 Q+ = M’Q + M’NQ + MN’Q = M’NQ + (MN)Q Bảng đặc tính MN flip-flop: Q Q+ M N 0 X X X 1 1 (hoặc MN = 10) KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 6/19 b) Thiết kế mạch đếm lên bit theo mã Gray M-N flip flop: Bảng hoạt động đếm: Các phương trình ngõ vào MN F/F: + + (chọn MN = 01 QQ+ = 11) Q1Q0 Q1 Q0 M1N1 M 0N  M1 = Q1’Q0’ + Q1Q0’ = Q0’ 00 01 1X 0X 01 11 0X 01/10  N1 = 10 00 X1 1X  M0 = Q1Q0’ + Q1Q0 = Q1 11 10 01/10 X1  N0 = Sơ đồ mạch: c) Cài đặt M-N flip flop bằng: D F/F: Với D F/F D = Q+, cần cho D = M’NQ + (MN)Q JK F/F: Với JK F/F Q+ = JQ’ + K’Q = M’NQ + (MN)Q J = Q+(Q=0) = K’ = Q+(Q=1) = M’N + (MN) cần cho J = K = (M’N + (MN))’ 15) Cho trước máy trạng thái đồng (FSM) có ngõ vào X, ngõ Z, ngõ xung nhịp CLK kích cạnh lên FSM có nhiệm vụ phát chuỗi vào mẫu qui định trước ngõ Z = 1, có bảng trạng thái sau: PS NS/Z X=0 X =1 A B/0 A/0 B C/1 B/1 C D/0 C/0 D E/1 D//0 E F/0 E/0 a) Suy giản đồ trạng thái FSM b) Giả sử trạng thái đầu FSM A Nếu chuỗi bit vào 1010 chuỗi bit gì? c) Giả sử trạng thái đầu FSM E Nếu chuỗi bit vào 0110 chuỗi bit gì? d) Nếu trạng thái đầu A Hãy tìm chuỗi bit ngắn mà FSM phát e) Muốn phát chuỗi bit 110 FSM nên trạng thái nào? BG KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 7/19 a) Giản đồ trạng thái b) Nếu A X=1010 Z=0001 c) Nếu E X=0110 Z=0001 d) Nếu A, chuỗi ngắn mà FSM phát 00 e) Nếu muốn phát chuỗi bit 110 ta cho FSM D 16) Xét máy trạng thái đồng sau với ngõ vào X ngõ Z ĐS a) Suy phương trình Boole cho D1, D2 Z D1= Q1+ = Q1’Q2 D2 = Q2+ = X + Q2’ Z = Q1 + Q2’ b) Suy bảng chuyển trạng thái vẽ giản đồ trạng thái ĐS Bảng trạng thái Giản đồ trạng thái PS Input NS Output Q1 Q2 X Q 1+ Q 2+ Z 0 0 1 0 1 1 0 1 1 0 1 1 1 1 0 1 1 1 KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 8/19 17) Thiết kế đếm lên theo mã Gray bit a) D FF với xung nhịp kích cạnh lên b) JK FF với xung nhịp kích cạnh lên c) T FF với xung nhịp kích cạnh lên BG Bảng trạng thái đếm cần thiết kế : (PS = trạng thái NS = trạng thái kế) Q2 0 0 1 1 PS NS + Q Q Q Q 1+ Q 0+ 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 a) Phương trình ngõ vào D FF (D = Q+) Q 1Q Q 1Q D2 00 01 11 10 D1 00 01 11 10 Q2 0 0 Q2 0 1 1 1 1 0 D2 = Q2Q0 + Q1Q0’ D1 = Q2’Q0 + Q1Q0’ Q 1Q D0 00 01 11 10 Q2 1 0 0 1 D0 = Q2’Q1’ + Q2Q1 Phương trình ngõ vào JK FF ( Q+= JQ’ + K’Q), dùng bảng K a) J1 = Q2’Q0 J0 = Q2’Q1’ + Q2Q1 J2 = Q1Q0’ K0 = Q2’Q1’ + Q2Q1 K2 = Q1’Q0’ K1 = Q2Q0 Phương trình ngõ vào T FF (T = QQ+) Q 1Q Q 1Q T2 00 01 11 10 T1 00 01 11 10 Q2 0 0 Q2 0 0 1 0 0 Q 1Q T0 00 01 11 10 Q2 1 1  T2 = Q2Q1’Q0’+ Q2’Q1Q0’ = Q0’(Q1 Q2)  T1 = Q2’Q1’Q0 + Q2Q1Q0 = Q0 (Q1 Q2)’ T0 = Q2’Q1’Q0’ + Q2’Q1Q0 + Q2Q1’Q0 + Q2Q1Q0’ = Q0  Q1 Q2  Chú ý : SV tự vẽ mạch để mô kiểm tra lại TK 18) Thiết kế đếm theo chuỗi sau: 101, 100, 011, 010, 001, 000, 101, D FF BG Ta có bảng trạng thái bảng Karnaugh để rút gọn tìm phương trình ngõ vào D flip flop sau: KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 9/19 Q2 0 0 1 1 Q1Q0 D2 00 01 11 10 Q2 0 1 X X PS NS + Q Q Q Q 1+ Q 0+ 0 1 0 0 1 1 0 0 1 1 0 X X X 1 X X X Q1Q0 D1 00 01 11 10 Q2 0 1 X X D2 = Q2’Q1’Q0’ + Q2Q0 Q1Q0 D0 00 01 11 10 Q2 0 1 X X D1 = Q2Q0’ + Q1Q0 D0 = Q0’ Chú ý : SV tự vẽ mạch để mô kiểm tra lại TK 19) Một hệ đồng có giản đồ trạng thái cho trước hình bên Hệ có ngõ vào X ngõ Y Thiết kế hệ dùng; a) D FF kích cạnh lên b) JK FF kích cạnh lên c) T FF kích cạnh lên BG Trước hết ta lập bảng chuyển trạng thái tương ứng từ giản đồ trạng thái: Giản đồ trạng thái Bảng chuyển trạng thái PS AB NS (A+B+) Output Y X=0 X=1 X=0 X=1 00 00 01 0 01 00 10 0 10 00 11 0 11 11 00 Phương trình ngõ Y = ABX’ a) Dùng D FF: KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 10/19 AB 00 01 11 10 DB AB 00 01 11 10 0 X 0 1 1 1 1 DA X DA = A+ = X’AB + XA’B + XAB’ = X’AB + X(AB) DB = B+ = XA’ + XB’ + X’AB = X(AB) b) Dùng JK FF: Ta dùng bảng K a) JB = X JA = XB KA’ = X’B + XB’ = XB KB’ = XA  KB = (XA)’  KA = (XB)’ c) Dùng T FF: AB TA 00 01 11 10 AB 00 01 11 10 TB X 0 0 X 0 0 1 1 1  TA = XB + X’AB’  TB = XB’ + XA + X’A’B = X(A’B) 20) Cho trước sơ đồ kết nối PLA sau: a) Lập bảng PLA cho hệ thống b) Viết phương trình F1, F2, F3 c) Nếu thay PLA ROM cần ROM kích thước BG Số hạng tích C A’BD’ AB’CD A’BC’D A’BC’ A – 0 Bảng PLA Vào B C D F1 – – – – 1 – 1 1 – – Ra F2 – – – – F3 – – – b) Các phương trình ngõ F1 = C + A’BD’ + A’BC’D + A’BC’ F2 = A’BD’ + A’BC’ F3 = C + AB’CD + A’BC’ c) Vì hệ có đường vào đường cần ROM có đường địa đường liệu hay ROM có tổ chức 24 x KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 11/19 21) Dùng PLA 3x4x2 (3 ngõ vào, số hạng tích, ngõ ra) để cài đặt (hay thực) hàm Boole sau: F1 = X’Y’Z + XY’ + X’YZ’ F2 = X’YZ’ + XY + X’Z’ + X’Y’ BG Ta lập bảng K rút gọn F theo SOP (gom số 1) theo bù SOP (gom 0): YZ YZ F1 00 01 11 10 F2 00 01 11 10 X 0 1 X 1 1 1 0 0 1 F1 = XY’ + Y’Z + X’YZ’ F1’ = YZ + XY + X’Y’Z’ F2 = X’Y’ + X’Z’ + XY F2’ = XY’ + X’YZ Vì có số hạng tích, ta dùng dạng F1 F2’ có chung số hạng tích XY’ Dạng sơ đồ mạch Dạng bảng PLA Số hạng tích XY’ Y’Z X’YZ’ X’YZ Vào X Y Z Ra F1 F2 – 0 1 – T 0 1 – 1 22) Thiết kế hệ đồng theo máy Moore có biến vào X Y, biến Z Bảng hoạt động hệ sau: (xuất phát từ trạng thái S0) XY Hoạt động 00 01 10 11 Quay trạng thái đầu S0 Z = chu kỳ clock quay trạng thái S0 Z = chu kỳ clock quay trạng thái S0 Z = chu kỳ clock quay trạng thái S0 a) Vẽ giản đồ trạng thái hệ lập bảng trạng thái b) Cài đặt bảng trạng thái D F/F KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 12/19 – – C BG a) Giản đồ trạng thái Bảng chuyển trạng thái NS (A+B+) PS Gán trạng thái S0=00, S1=01,S2=10 S3=11 AB XY=00 01 10 11 Ra Z 00 00 11 10 01 01 10 10 10 10 10 11 11 11 11 11 00 00 00 00 Phương trình ngõ Z = A + B b) Cài đặt D flip flop: A+ AB 00 01 11 10 XY 00 01 11 10 1 1 1 0 0 1 1 B+ AB 00 01 11 10 DA = A+ = A’B + AB’ + A’X’Y + A’XY’ DA = A  B + A’ (XY)  SV tự vẽ mạch XY 00 01 11 10 1 0 0 0 0 1 1 DB = B+ = AB’ + B’Y = B’(A+Y) 23) Thiết kế đếm bit theo dãy số sau: 001, 011, 010, 110, 101, 100, 001 Dùng D flip-flop với clock kích cạnh lên vẽ giản đồ trạng thái đếm để xem có tự sửa sai không? BG Bảng trạng thái Q2 0 0 1 1 PS NS Q Q Q 2+ Q 1+ Q 0+ 0 X X X 1 1 1 1 0 0 1 0 1 1 X X X Q 1Q Q2 00 01 11 10 Q2 X 0 1 X D2 = Q1Q0’ + Q2’Q0 + Giản đồ trạng thái Q 1Q Q1 00 01 11 10 Q2 X 1 1 0 X D1 = Q2’ + Q 1Q Q0 00 01 11 10 Q2 X 0 1 X D0 = Q2’Q1’ + Q2Q0’ + Ghi rút gọn bảng K có gom X thành bảng trạng thái, nghĩa 000  011 111  100, hệ tự sửa sai trạng thái đầu 001 KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 13/19 24) Thiết kế FSM Mealy đồng có ngõ vào X ngõ Z có chức phát chuỗi bit vào có trị số 0101 Giả sử cho phép chuỗi bit vào phủ lắp a) Vẽ giản đồ trạng thái b) Cài đặt JK flip-flop cổng logic c) Vẽ giản đồ trạng thái với FSM kiểu Moore d) Vẽ lại giản đồ trạng thái FSM Mealy không cho phép phủ lắp chuỗi bit vào BG a) Lập giản đồ trạng thái Chú ý: Các trạng thái S0: chưa nhận bit chuỗi S1: nhận S2: nhận 01 S3: nhận 010 Lập bảng trạng thái tìm phương trình ngõ vào cho JK flip flop: Các bảng K Ta gán trạng thái S0 = 00, S1 = 01, S2 =11, S3 = 10 Khi có bảng AB trạng thái sau: A+ 00 01 11 10 + + JA = XB PS NS (A B ) Output Z X0 0 KA = X’B+XB’=XB AB X = X = X = X = 1 1 00 01 00 0 AB 01 00 11 0 B+ 00 01 11 10 11 10 00 0 X0 0 JB = X’ + A = (XA’)’ 10 01 11 K 1 B = X’ + A = (XA’)’ Ngõ Z = AB’X Chú ý:  SV tự vẽ mạch  Nếu gán trạng thái khác phương trình ngõ vào JK khác b) Giản đồ trạng thái với FSM kiểu Moore c) Giản đồ trạng thái kiểu Mealy không cho phép phủ lắp chuỗi bit vào: KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 14/19 25) Cho trước giản đồ trạng thái FSM có ngõ vào X1, X2 ngõ Z1, Z2 Hãy vẽ lưu đồ ASM FSM (từ sách LCFD 4E Morris Mano) Lưu đồ ASM giản đồ bên trái: 26) Cho trước lưu đồ ASM FSM đồng sau: a) Tìm đáp ứng hệ với: A: 1 1 B: 1 1 C: 1 1 State: S0 Z: b) Cài đặt lưu đồ ASM PLA D F/F có clock kích cạnh lên KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 15/19 BG a) Đáp ứng hệ này: A: B: C: State: Z: S0 1 S0 0 S1 0 1 S2 1 0 S0 1 S1 0 0 S2 1 1 S0 b) Cài đặt lưu đồ ASM PLA D F/F có clock kích cạnh lên Nếu đặt tên biến trạng thái Q1 Q0 (Q0 LSB), dựa theo lưu đồ ASM ta tìm phương trình Boole cho biến ngõ vào D F/F ( biến trạng thái)  Phương trình biến Z: Z=1 hệ trạng thái S1 (Q1Q0 =01) B = hệ trạng thái S2 (Q1Q0 =10) Suy ra: Z  Q1Q0 B  Q1Q0 Nếu kể trạng thái không sử dụng (Q1Q0 = 11) cho trạng thái kế “X” Z = Q1’Q0B + Q1Q0’ + Q1Q0 = Q1’Q0B + Q1 Z = Q0B + Q1  Phương trình ngõ vào kích D F/F:  D1 = Q1+ = hệ trạng thái S1 (Q1Q0 =01) B = hệ trạng thái S1 (Q1Q0 =01) B = C = Suy ra: D1 = Q1’Q0B’ + Q1’Q0BC = Q1’Q0(B’+BC) = Q1’Q0(B’+C) Nếu kể trạng thái khơng sử dụng (Q1Q0 = 11) thì: D1 = Q1’Q0(B’+C) + Q1Q0(B’+C) = Q0(B’+C)  D0 = Q0+ = hệ trạng thái S0 (Q1Q0 =00) A = Suy ra: D0 = Q1’Q0’A  Như PLA thực hàm Boole sau: Z = Q0B + Q1 D1 = Q0(B’+C) D0 = Q1’Q0’A Sơ đồ mạch Bảng PLA A – – – – Các ngõ vào B C Q Q0 – – – – – – – – – – – 0 KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 16/19 Các ngõ Z D1 D – – – – – – – – – – 27) Rút gọn bảng trang thái sau: PS Bảng NS Z PS Bảng NS X=0 X=1 Z X=0 X=0 S0 S1 S4 0 A B C S1 S2 S1 0 B D E S2 S1 S6 0 C F G S3 S1 S3 0 D A A S4 S5 S4 0 E A A S5 S2 S1 0 F A A S6 S5 S3 G A A PS Bảng NS Z X=0 X=0 S0 S4 S1 S1 S2 S3 S2 S5 S0 S3 S4 S5 S4 S2 S5 S5 S1 S3 BG Nhận xét:  Ở bảng 1, ta thấy trạng thái tương đương S1  S5  S0  S4  Ở bảng ta thấy trạng thái tương đương DF, EG  BC  Ở bảng ta thấy trạng thái tương đương {S0, S3} {S1, S2, S5} {S4} S0  S3 S1  S5 S1  S2 S2  S5 S0  S3 S1  S5 S1  S2 S2  S5 S1  S5 S0  S3 Như S0  S3 S1  S2  S5  Ta có bảng trạng thái rút gọn sau: PS Bảng NS Z X=0 X=0 S0 S1 S0 0 S1 S2 S1 S2 S1 S6 S3 S1 S6 S1 PS Bảng NS Z PS X=0 A B B 0 B D E 0 D A S3 0 E A S3 Bảng NS Z X=0 X=0 S0 S4 S1 S1 S1 S0 A S4 S1 S1 A 28) Cho trước giản đồ trạng thái sau: (biến vào X biến Z) a) Lập bảng trạng thái từ giản đồ b) Rút gọn bảng trạng thái vẽ lại giản đồ trạng thái BG KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 17/19 Bảng trạng thái ban đầu PS NS Bảng trạng thái rút gọn Z X=0 X=0 S0 S3 S1 S1 S4 S2 S2 S5 S2 S3 S0 S4 S5 NS PS Giản đồ trạng thái Z X=0 X=0 S0 S1 S1 1 S1 S0 S2 1 S2 S0 S2 S2 1 S1 S3 S1 S3 Nhận xét trạng thái tương đương có thề tương đương: S4  S5 {S1, S3} {S0, S4} {S2} S1  S3 S0  S4 S0  S4 S1  S3 Suy ra: S0  S4  S5 S1  S3 29) Cho trước giản đồ định FSM đồng bộ: CLK        State        S0        S2        S0  X                    Z1                    Z2                       S1              S1                                      S0        S2     S0                                                                    FSM hoạt động theo cạnh lên CLK ngõ vào X, ngõ Z1 Z2 BG KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 18/19    30) Xét hệ đồng sau: a) Hồn tất giản đồ định sau: CLK                                   A                                   B                                   C                                   b) Từ a) suy chuỗi đếm (CBA) đếm c) Có nhận xét chuỗi đếm BA? Không dùng JK F/F dùng thêm cổng AND để tạo giản đồ định a) BG a) Giản đồ định hệ này: CLK                       A                       B                       C                                                                     b) Dãy đếm đếm CBA = 000, 001, 010, 111, 000, c) Nếu xét BA ta thấy có chuỗi đếm sau: 00, 01, 10, 11, 00 đếm lên bit Khi xem hệ thiết kế đếm lên bit với ngõ C = trạng thái BA = 11 hay C = AB Từ ta có mạch sau: KTS–Các BT giải sẵn hệ tổ hợp hệ – trang 19/19