Bài tập trường điện từ có giải

Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP HCM BÀI TẬP CÓ LỜI GIẢI – PHẦN MÔN KỸ THUẬT SỐ Bộ môn Điện tử Đại Học Bách Khoa TP.HCM Bài Cho mạch logic hình vẽ Khảo sát dạng tín hiệu Y, Z, T theo tín hiệu A, B, C Biết giá trị ban đầu ngõ Q chốt D Flip Flop D D Q A EN Q B D Q CK Q Y Z T C T=Z⊕C=Z⊕C A B C Y Z T CuuDuongThanCong.com https://fb.com/tailieudientucntt Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP HCM Bài Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset Clear tích cực logic (tích cực thấp), thiết kế đếm nối tiếp (bộ đếm bất đồng bộ) bit QAQBQC (QC LSB) có giản đồ trạng thái hình vẽ QAQBQC QA QB 1 1 0 0 111 000 110 001 101 QC 1 Z = QA QB = QA + QB (Tích cực thấp) Từ giản đồ trạng thái ta có đếm lên có dãy đếm tuần hoàn: 101, 110, 111, 000, 001 QC QB QA (msb) 1 Pr J Q CK K Pr J Q CK Cl Q K Pr J Q CK Cl Q 1 K Cl Q Bài Xác định giản đồ trạng thái hệ gồm ngõ vào X T-FF Q1, Q0 hình vẽ Q0 X Q1 T Q T Q CK Q CK Q CK CuuDuongThanCong.com https://fb.com/tailieudientucntt Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP HCM Từ sơ đồ ta có: T0 = X + Q1 T1 = (X + Q1) ⊕ Q0 Lập bảng chuyển trạng thái: X Q1 Q0 0 0 1 0 1 0 1 1 1 T1 0 1 Q+1 Q+0 0 1 0 1 1 0 T0 0 1 1 1 Ta có giản đồ trạng thái: Q1 Q0 Q0Q1 X=0 00 Hoặc 10 X=0 00 01 0, 1 0, 1 0, 01 0, 11 10 11 Bài Thành lập bảng chuyển trạng thái giản đồ trạng thái hệ kiểu MOORE có ngõ vào X ngõ Z Ngõ Z ngõ vào X nhận chuỗi liên tục 1, 1, 0, Hãy rút gọn bảng trạng thái Bảng trạng thái rút gọn: TTHT (reset) (1) ( 1, ) (1, 1, 0) (1, 1, 0, 1) A B C D E TTKT X=0 X=1 A B A C D C A E A C Ngoõ Hoặc 0 0 TTHT (reset) S0 (1) S1 ( 1, ) S2 (1, 1, 0) S3 (1, 1, 0, 1) S4 TTKT X=0 X=1 S0 S1 S0 S2 S3 S2 S0 S4 S0 S2 CuuDuongThanCong.com https://fb.com/tailieudientucntt Ngoõ 0 0 Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP HCM Bài Cho hệ có ngõ vào X ngõ Z1, Z2 Hệ có trạng thái A, B, C D có giản đồ trạng thái hình vẽ Với phép gán trạng thái (mã hóa trạng thái) A: Q1Q2 = 10, B: Q1Q2 = 00, C: Q1Q2 = 01 D: Q1Q2 = 11 Hãy thiết kế hệ JK_FF cổng logic D_FF PLA (chỉ chọn 2) Biết xung clock vào có cạnh xuống hệ chuyển trạng thaùi A 01 X Q1 Q2 0 0 1 0 1 0 1 1 1 B 11 X=1 0 1 D 10 C 00 Dùng bìa K, ta có: Z1 0 1 0 Z2 1 1 Q+1 Q+2 1 1 0 0 0 Z1 = Q Q + Q1 Q2 = Q ⊕ Q D = Q +1 = X Q + Q Q J1 = Q K1 = X J2 = X Q J1 K J2 K X X X X X 0 X X X X X X X X X X X Z2 = Q D2 = Q+2 = X Q1 K2 = X + Q1 * Thiết kế JK-FF cổng: Z1 J1 J2 Q1 CK X K1 Q2 CK K2 Q1 Q2 CK * Thiết kế D-FF PLA: PLA X Z1 Z2 Bảng nạp PLA Q1 D1 D Q Q2 D2 D Q CK CuuDuongThanCong.com X 0 Q Q2 0 1 - 1 - Z1 Z2 D1 D2 0 0 0 0 0 0 0 0 https://fb.com/tailieudientucntt Z2 Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP HCM Bài Cho hệ có lưu đồ máy trạng thái (lưu đồ SM, giản đồ trạng thái hình vẽ) Xác định phương trình (hàm) trạng thái kế biến trạng thái Q+1, Q+2 phương trình (hàm) ngõ Z1, Z2 S0 01 = Q1Q2 Z1 X Z2 S1 11 S2 10 Z1, Z2 X X Z1 11 P/trình ngõ ra: Z1 = Q1 Q + Q Q2 + X Q1 Q2 Z2 = X Q1 Q2 + Q Q P/trình TTKT: Q +1 = X Q Q + X Q Q + X Q Q Q +2 = X Q Q + X Q Q + X Q Q + X Q Q + X Q Q CuuDuongThanCong.com https://fb.com/tailieudientucntt Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP HCM Bài Một hệ tổ hợp có ngõ Z số nhị phân bit (z3 z2 z1 z0); có chức chọn mã nhị phân bit ngõ vào: M, N, P Q phụ thuộc ngõ vào điều khiển x1 x0 x1 x0 0 1 1 Z= M= N= P= Q= z3 m3 n3 p3 q3 z2 m2 n2 p2 q2 z1 m1 n1 p1 q1 z0 m0 n0 p0 q0 Viết mã VHDL thực mạch sử dụng component MUX ENTITY: ENTITY MUX4 IS PORT (d0, d1, d2, d3: IN STD_LOGIC; s1, s0: IN STD_LOGIC; y: OUT STD_LOGIC); END MUX4; có khai báo s1 s0 0 1 1 Gợi ý: - Mỗi ngõ zi chọn ngõ vào mi, ni, pi, qi - Các ngõ vào M, N, P, Q ngõ Z khai báo kiểu STD_LOGIC_VECTOR LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau7 IS PORT (m, n, p, q: IN std_logic_vector(3 downto 0); x1, x0: IN std_logic; z: OUT std_logic_vector(3 downto 0)); END cau7; ARCHITECTURE structure OF cau7 IS COMPONENT MUX4 IS PORT (d0, d1, d2, d3: IN STD_LOGIC; s1, s0: IN STD_LOGIC; y: OUT STD_LOGIC); END COMPONENT; BEGIN U0: MUX4 PORT MAP(m(0),n(0),p(0),q(0),x1,x0,z(0)); U1: MUX4 PORT MAP(m(1),n(1),p(1),q(1),x1,x0,z(1)); U2: MUX4 PORT MAP(m(2),n(2),p(2),q(2),x1,x0,z(2)); U3: MUX4 PORT MAP(m(3),n(3),p(3),q(3),x1,x0,z(3)); END structure; CuuDuongThanCong.com https://fb.com/tailieudientucntt y d0 d1 d2 d3 Nguyễn Trọng Luật – BM Điện Tử - Khoa Điện-Điện Tử - ĐH Bách Khoa TP HCM Bài Một mạch hoán đổi mạng dây (2-input permutation network): có ngõ vào a, b; ngõ vào điều khiển c ngõ x, y Mạch có hoạt động sau: - Khi c = x = a y = b - Khi c = x = b y = a Hãy viết mã VHDL (sử dụng phát biểu Process) mô tả hoạt động mạch LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY cau8 IS PORT (a, b, c: IN std_logic; x, y : OUT std_logic); END cau8; ARCHITECTURE behavior OF cau8 IS BEGIN PROCESS (a, b, c) BEGIN IF c = ’0’ THEN x