THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY

73 34 0

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

1 / 73 trang

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Định dạng
Số trang	73
Dung lượng	2,36 MB

Nội dung

Ngày đăng: 02/01/2022, 02:14

Nguồn tham khảo

Tài liệu tham khảo

Loại

Chi tiết

[1] David Kriesel (2005, May 27). A brief introduction to neural network. [Online].Available : http://www.dkriesel.com/en/science/neural_networks

Sách, tạp chí

Tiêu đề:	A brief introduction to neural network
Tác giả:	David Kriesel
Năm:	2005

[3] Vũ Hữu Tiệp (2018, March 27). Machine learning cơ bản. [Online]. Available : https://machinelearningcoban.com/ebook/

Sách, tạp chí

Tiêu đề:	Machine learning cơ bản
Tác giả:	Vũ Hữu Tiệp
Năm:	2018

[4] Clive Maxfield, The design warrior’s guide to FPGAs. Elsevier’s Science and Technology Right Department, Oxford, UK, 2004

Sách, tạp chí

Tiêu đề:	The design warrior’s guide to FPGAs

[5] Stuart Sutherland, Simon Davidmann, Peter Flake, SystemVerilog For Design, Second Edition. Springer Science+Business Media, LLC, 233 Spring Street, New York, NY 10013, USA, 2006

Sách, tạp chí

Tiêu đề:	SystemVerilog For Design,Second Edition

[6] Pong P.Chu, FPGA prototyping by verilog examples (Xilinx SpartanTM-3 Version).A John Wiley & Sons, 111 River Sheet, Hoboken, 2008

Sách, tạp chí

Tiêu đề:	FPGA prototyping by verilog examples (Xilinx SpartanTM-3 Version)

[7] Chris Spear, SystemVerilog for verification (Second Edition). Springer Science+Business Media, LLC, 233 Spring Street, New York, NY 10013, USA, 2006

Sách, tạp chí

Tiêu đề:	SystemVerilog for verification (Second Edition)

HÌNH ẢNH LIÊN QUAN

Hình 1.1 Cấu trúc 3 lớp [2] - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 1.1** Cấu trúc 3 lớp [2] (Trang 20)

Hình 1.2 Cấu trúc 3 lớp với các tham số [2] - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 1.2** Cấu trúc 3 lớp với các tham số [2] (Trang 21)

Hình 1.3 Khảo sát sự biến thiên của một đa thức bậc 2 một biến [3] - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 1.3** Khảo sát sự biến thiên của một đa thức bậc 2 một biến [3] (Trang 25)

Hình 1.5 Mapping các cổng logic vào LUT [4] - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 1.5** Mapping các cổng logic vào LUT [4] (Trang 27)

Hình 1.4 Thiết kế FPGA theo schematic-based flow [4] - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 1.4** Thiết kế FPGA theo schematic-based flow [4] (Trang 27)

Hình 1.6 Thiết kế FPGA theo HDL-based flow [4] - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 1.6** Thiết kế FPGA theo HDL-based flow [4] (Trang 29)

Hình 1.7 Sơ đồ khối của FSMD [6] - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 1.7** Sơ đồ khối của FSMD [6] (Trang 31)

Testbench có thể được xây dựng theo kiến trúc phân lớp như Hình 1.8. - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **estbench** có thể được xây dựng theo kiến trúc phân lớp như Hình 1.8 (Trang 32)

Việc thiết kế được thực hiện theo lưu đồ thuật toán như Hình 2.1. - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — i ệc thiết kế được thực hiện theo lưu đồ thuật toán như Hình 2.1 (Trang 34)

Hình 2.10 Cơ sở dữ liệu MNIST - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 2.10** Cơ sở dữ liệu MNIST (Trang 36)

Hình 2.12 Hiệu suất huấn luyện - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 2.12** Hiệu suất huấn luyện (Trang 40)

2.4. Kết luận chương - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **2.4.** Kết luận chương (Trang 43)

Bảng 2.2 Kết quả kiểm tra Neural Network trên Matlab - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Bảng 2.2** Kết quả kiểm tra Neural Network trên Matlab (Trang 43)

DUT có các chân I/O (Input/Output) như trên Hình 3.1. - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — c ó các chân I/O (Input/Output) như trên Hình 3.1 (Trang 44)

Hình 3.13 Các chân I/O của DUT - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.13** Các chân I/O của DUT (Trang 44)

Hình 3.14 Hoạt động ghi vào bộ nhớ - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.14** Hoạt động ghi vào bộ nhớ (Trang 45)

Hình 3.15 Hoạt động nhận dạng chữ số - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.15** Hoạt động nhận dạng chữ số (Trang 47)

Hình 3.16 Khối DUT - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.16** Khối DUT (Trang 49)

Bảng 3.5 Ý nghĩa các dải địa chỉ trong ram - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Bảng 3.5** Ý nghĩa các dải địa chỉ trong ram (Trang 49)

Hình 3.17 Ghi vào và đọc ra với single_port_ram_with_init - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.17** Ghi vào và đọc ra với single_port_ram_with_init (Trang 50)

Hình 3.18 Khối ann - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.18** Khối ann (Trang 52)

Hình 3.19 Khối ann_dp - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.19** Khối ann_dp (Trang 53)

Hình 3.20 Hàm tansig thực sự và hàm tansig đã tuyến tính hóa - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.20** Hàm tansig thực sự và hàm tansig đã tuyến tính hóa (Trang 56)

Hình 3.21 Sơ đồ FSM của ann_fsm - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.21** Sơ đồ FSM của ann_fsm (Trang 60)

Hình 3.22 Sơ đồ FSM của ann_fsm (tiếp tục) - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.22** Sơ đồ FSM của ann_fsm (tiếp tục) (Trang 61)

Bảng 3.10 Giá trị đầu ra bằng 1 tại mỗi trạng thái của ann_fsm - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Bảng 3.10** Giá trị đầu ra bằng 1 tại mỗi trạng thái của ann_fsm (Trang 62)

Hình 3.24 Sơ đồ khối testbench - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.24** Sơ đồ khối testbench (Trang 65)

Hình 3.25 Biên dịch thành công cho kit EP2C35F672C6 - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — **Hình 3.25** Biên dịch thành công cho kit EP2C35F672C6 (Trang 68)

BẢNG ĐỐI CHIẾU THUẬT NGỮ ANH VIỆT - THIẾT KẾ NEURAL NETWORK TRÊN FPGA để NHẬN DẠNG CHỮ SỐ VIẾT TAY — BẢNG ĐỐI CHIẾU THUẬT NGỮ ANH VIỆT (Trang 72)

TỪ KHÓA LIÊN QUAN