(Đề tài NCKH) trách nhiệm xã hội và kết quả kinh doanh nghiên cứu doanh nghiệp dịch vụ lữ hành tại TP HCM

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH MÃ SỐ: T2017-76TĐ CƠNG TRÌNH NGHIÊN CỨU KHOA HỌC CẤP TRƯỜNG VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƯU TRỮ DỮ LIỆU DÙNG CƠNG NGHỆ SUBMICROMETTER SKC006469 Tp Hồ Chí Minh, tháng 02/2018 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH BÁO CÁO TỔNG KẾT ĐỀ TÀI KH&CN CẤP TRƢỜNG TRỌNG ĐIỂM VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER Mã số: T2017-76TĐ Chủ nhiệm đề tài: TS Võ Minh Huân TP HCM, 2/2018 i TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐIỆN – ĐIỆN TỬ BÁO CÁO TỔNG KẾT ĐỀ TÀI KH&CN CẤP TRƢỜNG TRỌNG ĐIỂM VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER Mã số: T2017-76TĐ Chủ nhiệm đề tài: TS Võ Minh Huân TP HCM, 2/2018 ii MỤC LỤC MỤC LỤC LIỆT KÊ HÌNH LIỆT KÊ BẢNG LIỆT KÊ CÁC TỪ VIẾT TẮT THÔNG TIN KẾT QUẢ NGHIÊN CỨU INFORMATION ON RESEARCH RESULTS CHƢƠNG TỔNG QUAN 1.1 Tổng quan lĩnh vực nghiên cứu 1.2 Các kết nghiên cứu nƣớc -1.3 Mục đích đề tài -1.4 Nhiệm vụ đề tài giới hạn đề tài -1.4.1Nhiệm vụ đề tài 1.4.2Giới hạn đề tài 1.5 Phƣơng pháp nghiên cứu -CHƢƠNG CƠ SỞ LÝ THUYẾT 2.1 Transistor MOSFET -2.1.1 Cấu tạo MOSFET 2.1.2 Nguyên lý hoạt động MOSFET 2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) Bookmark not defined 2.3 Mạch Benchmark -2.3.1Benchmark C432 2.3.2Benchmark C499 2.3.3Benchmark C880 2.4 Công suất tiêu thụ transistor CMOS -2.4.1Dòng rò tiếp giáp (IREV) 2.4.2Dòng rò kênh đƣợc gây 2.4.3Dòng rò đƣờng hầm đến 2.4.4Dịng rị dƣới ngƣỡng (ISU 2.5 Cơng nghệ Low Power 2.5.1Khái niệm 2.5.2Tại phải sử dụng Low 2.5.3Các công nghệ Low powe iii 2.6 Công nghệ Power-gating - 16 2.6.1 Tổng quan 16 2.6.2 Các thông số 16 2.7 Công nghệ 45 nm 17 CHƢƠNG 19 KỸ THUẬT THIẾT KẾ MẠCH GIẢM CƠNG SUẤT RỊ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm 19 3.1 Power Gating NMOS đơn 19 3.2 Kỹ thuật CPG với chế độ giữ 20 3.3 Kỹ thuật CRPG với chế độ giữ 21 3.4 Kỹ thuật Dual-Switch Power Gating - 22 CHƢƠNG 24 KẾT QUẢ MÔ PHỎNG 24 4.1 Kết mô áp dụng mạch cộng 32 bit - 24 4.2 Kết mô áp dụng mạch Benchmark 38 CHƢƠNG 43 KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN 43 TÀI LIỆU THAM KHẢO i iv LIỆT KÊ HÌNH Trang Hình 2.1: Cấu tạo MOSFET có sẵn kênh loại P Hình 2.2: Sơ đồ nguyên lý MOSFET Hình 2.3: Sơ đồ khối mạch Benchmark C432 Hình 2.4: Sơ đồ khối mạch Benchmark C499 10 Hình 2.5: Sơ đồ khối mạch Benchmark C880 10 Hình 2.6: Các thành phần công suất tiêu thụ transistor 11 Hình 2.7: Xu hƣớng tiêu thụ cơng suất động rị tổng chip theo ITRS 12 Hình 2.8: Các thành phần dịng rị transistor NMOS 12 Hình 2.9: Q trình phát triển cơng nghệ Low power 15 Hình 3.1: Power Gating NMOS đơn (a) Mạch Power Gating NMOS đơn; (b) Dạng sóng tín hiệu mạch Power Gating NMOS đơn 20 Hình 3.2: Kỹ thuật Convensional Power Gating 21 Hình 3.3: Kỹ thuật Charge Recycling Power Gating 22 Hình 3.4: Kỹ thuật Dual-Switch Power Gating 23 Hình 4.1: So sánh độ trễ ba mạch sử dụng kỹ thuật CPG, CRPG DSPG 26 Hình 4.2: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với cơng nghệ 45 nm 29 Hình 4.3: Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 75 C với công nghệ 45 nm 29 Hình 4.4: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 32 nm 33 Hình 4.5: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 75 C với cơng nghệ 32 nm 33 Hình 4.6: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 22 nm 35 Hình 4.7: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 75 C với cơng nghệ 22 nm 35 Hình 4.8: Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 16 nm 37 Hình 4.9: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 75 C với công nghệ 16 nm 37 Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 45 nm áp dụng mạch Benchmark C432 40 Hình 4.10: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 45 nm áp dụng mạch Benchmark C499 40 Hình 4.11: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 45 nm áp dụng mạch Benchmark C880 41 v LIỆT KÊ BẢNG Trang Bảng 4.1: Bảng kết so sánh độ trễ kỹ thuật CPG, CRPG DSPG thay đổi kích thƣớc cổng cơng tắc NMOS 25 Bảng 4.2: Bảng kết công suất tiêu thụ P1, P2 P3 thời gian ngủ nhiệt độ 27 C 28 Bảng 4.3: Bảng kết công suất tiêu thụ P1, P2 P3 thời gian ngủ nhiệt độ 75 C 30 Bảng 4.4: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG o CRPG 27 C, 45 nm PTM 31 Bảng 4.5: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG o CRPG 75 C, 45 nm PTM 31 Bảng 4.6: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG o CRPG 27 C, 32 nm PTM 33 Bảng 4.7: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG o CRPG 75 C, 32 nm PTM 34 Bảng 4.8: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG o CRPG 27 C, 22 nm PTM 35 Bảng 4.9: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG o CRPG 75 C, 22 nm PTM 36 Bảng 4.10: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG o CRPG 27 C, 16 nm PTM 38 Bảng 4.11: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG o CRPG 75 C, 16 nm PTM 38 Bảng 4.12: Bảng so sánh kích thƣớc mạch sử dụng kỹ thuật Power Gating đƣợc mô 39 Bảng 4.13: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG o CRPG 27 C, 45 nm áp dụng mạch Benchmark 41 vi ALU CLA CMOS CPG CRPG CPU DSP DSPG MOS MOSFET IC ITRS GIDL PG PTM VGND VRC LIỆT KÊ CÁC TỪ VIẾT TẮT Arithmetic logic unit Carry Look Ahead Complementary Metal-Oxide Semiconductor Conventional Power Gating Charge recycling Power Gating Central Processing Unit Digital Signal Processing Dual-Switch Power Gating Metal-Oxide Semiconductor Metal-Oxide Semiconductor Field-Effect Transistor Integrated Circuit International Technology Roadmap for Semiconductors Gate Induced Drain Leakage Power Gating Predictive Technology Model Virtual Power/ Virtual Ground Virtual Power/Ground rails Clamp vii TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH ĐƠN VỊ: ĐIỆN- ĐIỆN TỬ CỘNG HOÀ XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc Tp HCM, Ngày 20 tháng năm 2018 THÔNG TIN KẾT QUẢ NGHIÊN CỨU Thông tin chung: - Tên đề tài: VI MẠCH CÔNG SUẤT THẤP TRONG CHẾ ĐỘ LƢU TRỮ DỮ LIỆU DÙNG CÔNG NGHỆ SUBMICROMETTER - Mã số: T2017-76TĐ - Chủ nhiệm: Võ Minh Huân - Cơ quan chủ trì: Đại Học Sƣ Phạm Kỹ Thuật TP HCM - Thời gian thực hiện: 1/2017 đến 12/2017 Mục tiêu:   Giảm cơng suất rị rỉ tiêu thụ mạch số VLSI Lƣu trữ liệu chế độ công suất thấp Tính sáng tạo:  Đƣa giải pháp khác cải tiến cho ứng dụng vi mạch có kích thƣớc submicro, giúp tiết kiệm cơng suất rò rỉ lƣu trữ liệu Kết nghiên cứu:  Cơng suất rị rỉ giảm với 50% so với kết nghiên cứu trƣớc có khả lƣu trữ liệu Sản phẩm:   Tài liệu vi mạch CMOS Bài báo đăng tạp chí quốc tế Hiệu quả, phƣơng thức chuyển giao kết nghiên cứu khả áp dụng: Tài liệu dùng giảng dạy Thiết kế vi mạch VLSI Chủ nhiệm đề tài (ký, họ tên) Trƣởng Đơn vị (ký, họ tên) viii INFORMATION ON RESEARCH RESULTS General information: Project title: Low power circuit in retaintion mode in submicrometter VLSI desgin Code number: T2017-76TĐ Coordinator: Minh-Huan Vo Implementing institution: HCMC Univerisy of Technology and Education Duration: from Jan/2017 to Dec/2017 Objective(s):  Applying power gating technique for reducing leakage power consumption in VLSI design in retaintion mode Creativeness and innovativeness:  The proposed power gating technique for saving power consumptin  Keeping data in low power circuit Research results:  Saving more than 50% leakage compared to previous techniques Products:  Basic material of VLSI design couse  Paper proposed on internation journal Effects, transfer alternatives of research results and applicability:  Reference material for VLSI design Chƣơng 4: Kết mô Thời gian ngủ (µs) o 27 C CPG CRPG 31,2% 33,66 % 17,39% 16,43% 33,9% 47,59% 12,38 % 28,09% Bảng 4.9: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG o CRPG 75 C, 22 nm PTM Thời gian ngủ (µs) o 75 C CPG CRPG 14,85 % 16,73 % 2,8% 1,72% 36 23,3 % 44,46% 0,23% 29,49% Average Power consumption(uw) Chƣơng 4: Kết mô 100 10 VDD=0.9V, T=27 Hình 4.8: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 16 nm Average Power consumption(uw) 100 10 VDD=0.9V, T=75 Sleep time (us) Hình 4.9: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 75 C với công nghệ 16 nm 37 Chƣơng 4: Kết mô Bảng 4.10: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG o CRPG 27 C, 16 nm PTM Bảng 4.11: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG o CRPG 75 C, 16 nm PTM Thời gian ngủ (µs) o 75 C CPG 19,5% CRPG 9,5% 24,47 % 10,43 % 42,6% 69,53% 19,93 % 55,15% 4.2 Kết mô áp dụng mạch Benchmark Mạch Benchmark mạch đƣợc thiết kế để kiểm tra tính hiệu kỹ thuật thiết kế vi mạch Để có kết đánh giá khách quan kỹ thuật DSPG, ngƣời thực áp dụng kỹ thuật Power Gating đề tài lên mạch Benchmark, cụ thể mạch Benchmark C432, Benchmark C499, Benchmark 38 Chƣơng 4: Kết mô C880 Bảng 4.12 cho thấy tỷ lệ thiết kế tƣơng đối mạch, tỷ lệ kích thƣớc cổng công tắc so với mạch tổng 12,02% Tỷ lệ thiết kế áp dụng hai kỹ thuật CPG CRPG Nhƣ trình bày mục 4.1, theo công thức 4.1 bảng so sánh 4.1, kỹ thuật DSPG mạch cộng 32 bit kích thƣớc cổng cơng tắc đƣợc tính 3,6 lần so với trƣờng hợp CPG CRPG Nhƣ mạch Benchmark, kích thƣớc cổng NMOS kỹ thuật DSPG đƣợc tính tƣơng tự, 3,6 lần so với hai trƣờng hợp Power Gating lại Hình 4.16, 4.17, 4.18 lần lƣợt kết mơ công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 45 nm áp dụng mạch Benchmark C432, C499, C880 Các kết cho thấy kỹ thuật DSPG có cơng suất tiêu thụ trung bình thấp nhiều so với hai kỹ thuật lại CPG CRPG Bảng 4.12: Bảng so sánh kích thƣớc mạch sử dụng kỹ thuật Power Gating đƣợc mơ Tê Tổng mạ Kích t cơng tắc Tỷ lệ kíc cơng tắ mạ 39 Chƣơng 4: Kết mô Average Power consumption(uw) 1000 100 10 Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 45 nm áp dụng mạch Benchmark C432 Average Power consumption(uw) 1000 100 10 VDD=1.1V, T= Hình 4.10: Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 45 nm áp dụng mạch Benchmark C499 40 Chƣơng 4: Kết mô Average Power consumption(uw) 1000 100 10 Hình 4.11: Cơng suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 27 C với công nghệ 45 nm áp dụng mạch Benchmark C880 Bảng 4.13: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG o CRPG 27 C, 45 nm áp dụng mạch Benchmark Benchmark C432 Thời gian ngủ (us) 0.01 0.1 41 Chƣơng 4: Kết mô 10 2.35 1.71 2.41 1.61 2.53 1.78 Dựa vào bảng 4.13 dễ dàng nhìn thấy đƣợc cơng suất tiêu thụ trung bình mạch sử dụng kỹ thuật DSPG thấp so với mạch sử dụng kỹ thuật CPG CRPG Tại nhiệt độ 27 C với thời gian ngủ ngắn 0,01 µs, sử dụng công nghệ 45 nm, mạch Benchmark C432, mạch sử dụng kỹ thuật CPG tiêu thụ công suất gấp 3,98 lần mạch sử dụng kỹ thuật DSPG, mạch sử dụng kỹ thuật CRPG tiêu thụ công suất gấp 1,37 lần so với mạch sử dụng kỹ thuật DSPG Đối với mạch Benchmark C499, với thời gian ngủ dài 10 µs, 27 C, sử dụng cơng nghệ 45 nm, kỹ thuật DSPG tiêu thụ công suất thấp kỹ thuật CPG 2,41 lần thấp 1,61 lần so với kỹ thuật CRPG Đối với mạch Benchmark C880, với thời gian ngủ dài 10 µs, 27 C, sử dụng công nghệ 45 nm, kỹ thuật DSPG tiêu thụ công suất thấp kỹ thuật CPG 2,53 lần thấp 1,78 lần so với kỹ thuật CRPG 42 Chƣơng 5: Kết luận hƣớng phát triển CHƢƠNG KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN Với đề tài “Kỹ thuật thiết kế mạch giảm cơng suất rị vi mạch số dùng công nghệ 45 nm”, ngƣời thực bƣớc đầu áp dụng kỹ thuật DSPG vào mạch cộng 32 bit thành công Mạch cộng 32 bít mạch có tốc độ hiệu suất cao, đƣợc ứng dụng rộng rải CPU, hệ thống nhúng Ngƣời thực áp dụng kỹ thuật Power Gating, tiến hành mô phỏng, thiết lập thông số mô phần mềm Cadence để so sánh đƣa thiết kế tối ƣu nhằm làm giảm công suất tiêu thụ mạch cộng 32 bit Ngƣời thực so sánh chênh lệch mặt công suất kỹ thuật DSPG với CPG, CRPG thu đƣợc kết nhƣ mong đợi Mạch sử dụng kỹ thuật DSPG tiêu tốn diện tích thiết kế nhiều so với CPG CRPG Tuy nhiên, kỹ thuật DSPG có lợi nhiều mặt tiết kiệm công suất tiêu thụ, cụ thể công suất rò thời gian ngủ, đặc biệt tiết kiệm lƣợng nhiều áp dụng mạch ứng dụng có thời gian ngủ dài Mạch tiết kiệm đƣợc công suất tiêu thụ so với CPG 66% nhiệt độ 27 C với thời gian ngủ ngắn 0,01 µs 53,77% nhiệt độ 75 C với thời gian ngủ dài 10 µs So với mạch sử dụng kỹ thuật CRPG, mạch sử dụng kỹ thuật DSPG tiết kiệm 0 đƣợc 26% thời gian ngủ ngắn 0,01 µs 27 C, 75 C với thời gian ngủ dài 10 µs, mạch tiết kiệm lên đến 27,6% Với kết mô thu đƣợc từ kỹ thuật Power gating, cho thấy đƣợc kỹ thuật DSPG thích hợp cho mạch ứng dụng có thời gian ngủ dài, nhằm tiết kiệm công suất tiêu thụ Việc tiết kiệm đƣợc công suất tiêu thụ giúp kéo dài tuổi thọ nhƣ thời gian sử dụng pin thiết bị điện tử nhƣ điện thoại di động, máy tính xách tay, máy tính bảng… 43 Tài liệu tham khảo TÀI LIỆU THAM KHẢO S Mutoh, T.Douseki, Y Matsuya, T.Aoki, S.Shigematsu, and Y.Yamada, “1-V power supply high-speed digital circuit technology with multithresholdvoltage CMOS,” IEEE Jo.of Solid-State Circuits, vol 30, no 8, pp 847-854, 1995 K.S.Min, H.D.Choi, H.Y.Choi, H.Kawaguchi, and T.Sukurai, “Leakage- suppressed clock-gating circuit with Zigzag Super Cut-off CMOS (ZSCCMOS) for leakage-dominant sub-70-nm and sub-1-V-VDD LSIs,” IEEE Trans., VLSI Sys., vol 14, no 4, pp 430-435, 2006 gated E.Pakbaznia, F.Fallah, and M.Pedram, “Charge recycling in power- CMOS circuits,” IEEE Trans CAD, vol 27, no 10, pp 1798-1811, Oct.2008 Z.Liu and V.Kursun, “Charge recycling between virtual power and ground lines for low energy MTCMOS,” Proc InternationalSymp Quality Electronic Desig, pp 239-244, 2007 A Tada, H Notani, and M Numa,“A novel Power Gating scheme with charge recycling,” IEICE Electronics Express, vol 3, no 12, pp 281-286, June 2006 S.Kim, S.V.Kosonocky, D.R.Knebel, and K.Stawlasa, “Experimental measurement of a novel power gating structure with intermediate power saving mode,” Proc.ISLPED, pp.20-25, 2004 Ehsan Pakbazia, Farzan Fallah and Massould Pedram, “Charge Recycling in Power-Gated CMOS Crircuits,” IEEE Transactions on Computer-Aided Design of Intergrated Circuits and Systems, vol.27,no.10,october 2008 adder Mohammad Hossein, et al “Reconfiguring the carry look-ahead using application behavior in embedded processors,” ECTI-CON Conference, pp 183-187, May 2010 Jia Huang Ping, Xing Zuocheng, Yang Xianjum Yan Peixiang and Xiaomin, “A novel charge recycling scheme in Power Gating Design,” AISC 138, pp.145-153,2012 10 Huan Minh Vo, Chul-Moon Jung, Eun-Sub Lee, and Kyeong-Sik Min, i Tài liệu tham khảo “Dual-switch power gating revisited for small sleep energy loss and fast wake-up time in sub-45-nm nodes,” IEICE Electronics Express, vol 8, no 4, pp 232-238, Feb 2011 11 Predictive Technology Model (PTM) at http://ptm.asu.edu ii ... -1.3 Mục đích đề tài -1.4 Nhiệm vụ đề tài giới hạn đề tài -1.4. 1Nhiệm vụ đề tài 1.4.2Giới hạn đề tài 1.5 Phƣơng pháp nghiên cứu ... THÀNH PHỐ HỒ CHÍ MINH ĐƠN VỊ: ĐIỆN- ĐIỆN TỬ CỘNG HỒ XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc Tp HCM, Ngày 20 tháng năm 2018 THƠNG TIN KẾT QUẢ NGHIÊN CỨU Thơng tin chung: - Tên đề tài: ... lƣu trữ liệu Kết nghiên cứu:  Cơng suất rị rỉ giảm với 50% so với kết nghiên cứu trƣớc có khả lƣu trữ liệu Sản phẩm:   Tài liệu vi mạch CMOS Bài báo đăng tạp chí quốc tế Hiệu quả, phƣơng thức