Thiết kế hệ thống và vi mạch tích hợp THIẾT KẾ UART VỚI NGÔN NGỮ VERILOG

Mơn: Thiết kế hệ thống vi mạch tích hợp B ÁO C ÁO CU Ố I K Ì THIẾT KẾ UART VỚI NGƠN NGỮ VERILOG NHĨM SINH VIÊN Trần Gia Mai 18161249 Trần Thị Ngọc Hồng 18161227 Trương Thanh Sang 18161265 Phan Hữu Phúc 18161262 Nguyễn Quang Anh Tuấn 18161299 GVHD: TS ĐỖ DUY TÂN NỘI DUNG BÁO CÁO THIẾT KẾ II UART CƠ SỞ I LÝ THUYẾT KẾT LUẬN VÀ IV HƯỚNG PHÁT TRIỂN ĐÁNH GIÁ QUA TESTBENCH Slide III 01 I – CƠ SỞ LÝ THUYẾT MỘT SỐ KHÁI NIỆM CỦA 02 UART ĐẶC ĐIỂM VÀ NGUYÊN LÝ HOẠT ĐỘNG 03 ỨNG DỤNG CỦA UART 01 – Một số khái niệm UART “ UART – Universal asynchronous receiver transmitter truyền nhận nối tiếp bất đồng “ UART vi mạch sẵn có vi điều khiển không giống giao thức truyền thông (I2C & SPI) Số dây kết nối Có thể truyền khơng dây UART ƯU ĐIỂM Khơng cần tín hiệu clock  hay tín hiệu đồng Có thể sử dụng bit Parity Khoảng cách truyền xa Cho phép kết nối mạng Có thể tháo lắp Có thể ghép nối với vi điều khiển PLC NHƯỢC ĐIỂM CỦA UART Kích thước gói liệu bị giới hạn Tốc độ truyền chậm với kiểu truyền liệu song song Thiết bị truyền thiết bị nhận cần phải đồng CÁC THÀNH PHẦN CỦA DỮ LIỆU UART Khung truyền liệu UART CÁC THÀNH PHẦN CỦA DỮ LIỆU UART Số bit truyền 1s, truyền nhận khơng đồng Baudra bên truyền nhận phải thống Baudrate te: Khung truyền quy định số bit lần truyền, bit bắt đầu (Start bit), bit kết thúc (Stop bit), bit Frame: kiểm tra tính chẵn lẻ (Parity) Idle frame: Đường truyền UART mức “1”  Khơng có frame truyền Break frame: Đường truyền UART mức “0”  Có frame truyền 02 ĐẶC ĐIỂM VÀ NGUYÊN LÝ HOẠT ĐỘNG a Giao tiếp nối tiếp giao tiếp song song LSB TX MSB D0 D1 D2 D3 D4 D5 D6 D7 DO 11000110 DI RX Giao tiếp nối tiếp  Dữ liệu truyền qua cáp đường dây dạng bit-bit cần hai cáp  Yêu cầu số lượng mạch dây VS TX D7 D6 D5 D4 D3 D2 D2 D0 - MSB 1 0 1 - LSB D7 D6 D5 D4 D3 D2 D2 D0 RX Giao tiếp song song  Dữ liệu truyền qua nhiều cáp lúc  Tốn nhanh  Đòi hỏi phần cứng cáp bổ sung 10 RTL truyền TX UART 23 THIẾT KẾ BỘ NHẬN - RX UART Sơ đồ khối thiết kế clk res_n rx rx rx_byte [7:0] rdy 24 Lập trình với ngơn ngữ Verilog * Khởi tạo biến ngõ vào biến ngõ 25 * FSM rx rx = WAIT rx = rx = DONE 1 rx = = rx count = 32 SNS1 count 32 READ SNS2 SNSX = rx 26 * Nhận dạng bit Start xung cạnh lên cạnh xuống 27 28 RTL nhận RX UART 29 III – ĐÁNH GIÁ QUA TESTBENCH MƠ HÌNH TESTBENCH TỔNG QT MÔ TẢ CÁC TESTCASE 0 KẾT QUẢ NHẬN XÉT VÀ ĐÁNH GIÁ 30 01 - MƠ HÌNH TESTBENCH TỔNG QUÁT Tiến hành thực thi Gọi module cần test 04 02 03 01 Khai báo tín hiệu Khởi tạo tín hiệu điều khiển 31 02 - MƠ TẢ CÁC TESTCASE a Testbench cho khối TX 32 KẾT QUẢ LSB MSB Dữ liệu truyền 33 b Testbench cho khối RX 34 KẾT QUẢ Dữ liệu nhận 35 IV – KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN Kết luận  Nắm lý thuyết liên quan đến UART khối truyền – nhận UART  Hiểu cách thiết kế khối truyền – nhận UART dựa ngôn ngữ Verilog Hướng phát triển  Thiết kế truyền – nhận UART dựa ngôn ngữ Verilog với nhiều cách khác tối ưu  Thiết kế UART với ứng dụng truyền – nhận thực tế 36 THANK F O R YOU WATC H I N G ... UART ĐẶC ĐIỂM VÀ NGUYÊN LÝ HOẠT ĐỘNG 03 ỨNG DỤNG CỦA UART 01 – Một số khái niệm UART “ UART – Universal asynchronous receiver transmitter truyền nhận nối tiếp bất đồng “ UART vi mạch sẵn có vi. .. thuyết liên quan đến UART khối truyền – nhận UART  Hiểu cách thiết kế khối truyền – nhận UART dựa ngôn ngữ Verilog Hướng phát triển  Thiết kế truyền – nhận UART dựa ngôn ngữ Verilog với nhiều... khỏi UART cấu hình trước khung liệu nhận 14 Truyền chuỗi “101100” nhận “001110” UART 15 03 ỨNG DỤNG Thiết bị GPS Các vi điều khiển UART Module Bluetooth Giao tiếp không dây 16 16 II – THIẾT KẾ UART