Thiết kế bộ nhớ ROM 512x4x6 lập trình bởi active và contact

1 B GIÁO D C VÀ ĐÀO T O Cơng trình đư c hồn thành t i Đ I H C ĐÀ N NG Đ I H C ĐÀ N NG LÊ TH ÁNH NGUY T THI T K B NH Ngư i hư ng d n khoa h c: TS Nguy n Văn Cư ng ROM 512x4x16 L P TRÌNH B I ACTIVE VÀ CONTACT Chuyên ngành: K thu t ñi n t Ph n bi n 1: TS Ph m Văn Tu n Ph n bi n 2: TS Lương H ng Khanh Mã s : 60.52.70 TÓM T T LU N VĂN TH C SĨ Lu n văn ñư c b o v trư c H i ñ ng ch m Lu n văn K THU T t t nghi p th c sĩ k thu t ñi n t h p t i Đ i h c Đà N ng vào ngày 25 tháng năm 2011 Có th tìm hi u lu n văn t i: Đà N ng – Năm 2011 - Trung tâm Thông tin - H c li u, Đ i h c Đà N ng - Trung tâm H c li u, Đ i h c Đà N ng M Đ U - Gi i thi u tốn thi t k ROM 512x4x16 l p trình b i active contact theo công ngh 45nm, th c hi n thi t k Tính c p thi t c a ñ tài Cùng v i s phát tri n không ng ng c a công ngh CMOS m t đ tích h p thay ñ i nhanh chóng nh ng năm g n M t đ tích h p tăng kích thư c linh ki n gi m xu ng, Phương pháp nghiên c u Phương pháp nghiên c u xuyên su t k t h p nghiên c u lý thuy t th c nghi m (k t qu ño ñ t) ñ ki m ch ng C th : - Tìm hi u lý thuy t quy trình thi t k b nh ROM l p trình nh ng thay đ i r t nh trình ch t o nh hư ng b i active contact theo công ngh 45nm ñ n ho t ñ ng c a linh ki n - Th c hi n thi t k cho m t b nh ROM B nh ROM ñư c thi t k v i nhi u k thu t khác - Th c hi n ki m tra ch c tính c a b nh ROM l p trình b ng active contact, l p trình b ng contact Nhưng b nh ROM l p trình b ng active contact có ưu m vư t tr i ti t b ng ph n m m HSIM HSPICE ki m di n tích u giúp gi m kích thư c linh ki n tăng m c đ tích h p Do tơi ch n đ tài Thi t k b nh ROM 512x4x16 l p trình b i active contact ñư c th c hi n công th a ñ thi t k b nh có dung lư ng l n C u trúc c a lu n văn Lu n văn ñư c xây d ng thành chương: M c đích nghiên c u - Th c hi n thi t k b nh T thi t k b nh ROM v i dung lư ng b nh Kbit, ta k ngh 45nm ñ làm ñ tài t t nghi p Ý nghĩa khoa h c th c ti n c a ñ tài ROM l p trình b i active Chương 1: T ng quan v công ngh CMOS quy trình thi t k b nh nhúng contact Đ i tư ng ph m vi nghiên c u Chương 2: Gi i thi u toán thi t k ROM 512x4x16 l p a) Đ i tư ng nghiên c u: trình b i ACTIVE CONTACT - Lý thuy t s v CMOS, v b nh ROM - Quy trình thi t k b nh ROM l p trình b i active contact theo công ngh 45nm - Th c hi n ki m tra ch c tính c a b nh ROM l p trình b i active contact b) Ph m vi nghiên c u : - Nghiên c u lý thuy t v CMOS Chương 3: Thi t k b nh ROM 512x4x16 l p trình b i ACTIVE CONTACT Chương 4: Th c hi n ki m tra ch c tính c a b nh ROM 512x4x16 Máng c c ñư c n i v i vùng bán d n pha t p d ng n+ ñ t Chương – T NG QUAN V CÔNG NGH CMOS VÀ QUY TRÌNH THI T K B NH NHÚNG 1.1 bên phi n ñ , g i vùng Ngu n Máng tương ng Vùng bán d n gi a hai vùng Ngu n Máng dư i c ng ñư c g i Gi i thi u chương vùng Kênh Các vùng Ngu n Máng t o thành ti p giáp pn v i Trong chương ta s tìm hi u t ng quan v cơng ngh vùng đ Hai ti p giáp ln gi CMOS, ta quan tâm ñ n c u trúc ho t ñ ng c a NMOS ñi u ki n phân c c ngư c ñ b o ñ m cách ly gi a ti p giáp c a transistor PMOS hai linh ki n c a vi c thi t k Ngồi ra, trình bày v bư c m t quy trình thi t k ASIC c th 1.2 T ng quan v cơng ngh CMOS Ưu m c a CMOS tiêu t n lư ng Năng lư ng ch tiêu t n m ch ñang th c s chuy n tr ng thái Chính đ c m mà cơng ngh CMOS có hi u su t v t c đ , di n tích, lư ng c a m ch t t cơng ngh khác 1.2.1 Phân lo i MOSFET đư c chia thành hai lo i: Hình 1.1 C u trúc v t lý ký hi u NMOS 1.2.2.2 NMOS MOSFET ki u nghèo kênh: kênh d n ñã có s n t i n áp Các ch ñ ho t ñ ng ñ c n truy n ñ t c a Ho t ñ ng c a MOSFET có th chia làm mode khác nhau: c c c ng b ng Vùng ng t MOSFET ki u tăng cư ng: kênh d n chưa có s n ch xu t iDS = , vGS ≤ VTN hi n ñi n áp c c c ng b t ñ u l n Vùng n tính Trong m i lo i MOSFET ngư i ta chia thành hai lo i: NMOS: kênh d n lo i n i DS = β n (vGS − VTN − v DS / 2)v DS , vGS − VTN ≥ v DS ≥ (1.2) PMOS: kênh d n lo i p Vùng bão hòa 1.2.2 NMOS 1.2.2.1 C u trúc v t lí c a NMOS NMOS có c u trúc hai b n c c c a m t t ñi n: b n c c kim lo i phía n i v i c c C ng G (Gate), b n c c phía dư i phi n ñ làm b ng v t li u bán d n Si pha t p d ng p L p n mơi c a t l p cách ñi n r t m ng SiO2 Các c c Ngu n 1.2.2.3 (1.1) i DS = ( β n / 2)(vGS − VTN ) (1 + λv DS ) , v DS ≥ vGS − VTN ≥ (1.3) Đi n dung transistor NMOS Trong t t c d ng c bán d n đ u có n dung n i, ñi n dung s h n ch d ng c làm vi c t n s cao 7 1.2.2.4 1.2.6 C ng Và – Đ o (NAND) Dòng rò Khi transistor tr ng thái ng t, v n có dịng n ch y transistor, g i dịng rị, dịng gây cơng su t tiêu tán tĩnh Có ba lo i dịng rò: dòng rò c c c ng, dòng rò dư i ngư ng dòng rò gi a ti p giáp Ngu n/Máng Trong ba lo i dịng rị có tr s l n nh t nh hư ng nhi u ñ n ho t ñ ng c a MOSFET dòng rò dư i ngư ng 1.2.3 PMOS C u t o m t transistor PMOS tương t NMOS, ch khác b n c c phía dư i phi n đ làm b ng v t li u bán d n Si pha t p d ng n c c Ngu n Máng, c c ñư c n i v i vùng bán d n t p d ng p + ñ t bên phi n ñ Nguyên lý ho t ñ ng tương t NMOS, ngo i tr c c tính c a n áp chi u c a dịng ñi n ngư c l i Hình 1.9 Sơ ñ m ch, kí hi u, b ng chân tr c ng NAND ñ u vào Y = A.B = A + B 1.2.7 C ng Ho c – Đ o (NOR) 1.2.4 C ng logic b n C ng logic CMOS bao g m m ng: m ng kéo xu ng ñư c c u trúc b i transistor NMOS, m ng kéo lên ñư c c u trúc b i transistor PMOS Hai m ng ho t ñ ng b i s ñi u n c a bi n ñ u vào theo ki u bù 1.2.5 C ng ñ o Ký hi u sơ ñ m ch Hình 1.10 Sơ đ m ch, ký hi u, b ng chân tr c ng NOR ñ u vào Y = A + B = A.B 1.2.8 Sơ ñ nguyên lý layout c a transistor CMOS Hình 1.7 Ký hi u, sơ đ m ch b ng chân tr c a c ng ñ o Q trình s n xu t CMOS c n có l p b n: 10 L p d n: l p N-well (l p ñ c a PMOS), P-well (l p ñ ASIC tùy bi n m t ph n (Semi-custom ASIC) c a NMOS), l p Polysilicon, l p kim lo i ASIC kh trình (Programmable ASIC) L p cách ly: ñ cách ly vùng d n, làm b ng SiO2 Contact, Via: ñ n i l p kim lo i Metal1 xu ng l p Poly hay Active bên dư i, gi a l p kim lo i v i 1.4.2 Quy trình thi t k ASIC 1.4.2.1 Thi t k ki n trúc (Architecture design) L p Active: l p pha t p ñ t o thành vùng n+ ho c p+ 1.3 1.3.1 Đ nh nghĩa ng d ng c a b nh nhúng Gi i thi u chung v b nh nhúng Các b nh Đây bư c ñ u tiên c a thi t k có nhi m v ti p nh n yêu c u c a thi t k xây d ng nên ki n trúc t ng quát c a thi t k 1.4.2.2 nhúng thư ng ñư c bi t ñ n là: SRAM, Thi t k logic (Logic design) Đây bư c mô ph ng t ng th ch c logic t i ưu DRAM, ROM, CAM thi t k 1.3.2 B nh ROM ng d ng 1.4.2.3 ROM b nh ch ñ c D li u đư c lưu ROM khơng m t ng t ñi n Xây d ng sơ ñ m ch c a thi t k 1.4.2.4 Thi t k m t n (Mask design) Thi t k m t n s k t n i cell b n l i v i ch y dây gi a chúng Phân lo i ROM: Mask ROM : d li u ñư c ghi m t l n nh t trình ch t o Programmable ROM (PROM) : bit nh Thi t k m ch (Circuit design) 1.4.2.5 Thi t k v t lý (Physical design) Sau hồn thành giai đo n layout nh ng m ch ñ c bi t c a chip m ch đư c s p ñ t k t n i v i đư c l p trình sau q trình s n xu t ch ghi m t l n nh t Erasable programmable ROM (EPROM) : d li u c a lo i ROM có th xóa đư c b ng tia t ngo i Ngồi cịn có lo i ROM khác: EEPROM, Flash, 1.4 Quy trình thi t k b nh nhúng 1.4.1 Gi i thi u chung v quy trình thi t k V b n ASIC đư c chia thành lo i sau: ASIC tùy bi n hoàn toàn (Full-custom ASIC) Th c hi n ki m tra tồn b chip, n u có l i xu t hi n ta ph i quay l i bư c ñ th c hi n ch nh s a ñ n vi c ki m tra đ m b o hồn t t mà khơng cịn l i Sau hồn t t vi c biên d ch sang file GDS2 mà khơng cịn l i n a, file c a chip s ñư c ñưa xu ng nhà s n xu t th c hi n cơng đo n ch t o thành m t chip thành ph m 1.5 K t lu n chương Chương trình bày c u trúc ho t ñ ng c a transistor CMOS, b nh ROM ng d ng c a Đ ng th i trình bày t ng quan bư c thi t k b nh nhúng 11 12 2.2.3 Mô t chân tín hi u vào/ra ho t đ ng c a b nh Chương – GI I THI U BÀI TOÁN THI T K ROM 512x4x16 L P TRÌNH B I ACTIVE VÀ CONTACT B ng 2.1 B ng mơ t chân tín hi u vào/ra c a b nh Gi i thi u chương Stt Tên chân I/O Mơ t Các n i dung đư c trình bày c a chương g m: CLK Input Tín hi u xung clock + Gi i thi u tốn, u c u thơng s k thu t c a EZ Input Tín hi u ch n chip (ch n b nh ) A(8:0) Input Các tín hi u đ a ch + Mơ t chân tín hi u vào/ra c a b nh TEZ Input Tín hi u ch n chip ch đ ki m tra + Mơ t ho t ñ ng ch y u c a b nh TA(8:0) Input Các tín hi u ñ a ch ch ñ ki m tra + Gi i pháp thi t k c a b nh ROM 512x4x16 Q(3:0) Output Các tín hi u ngõ + Phân tích ki n trúc t ng quan c a b nh SI Input Tín hi u d li u vào SO Output Tín hi u d li u DFTREAD0(1:0) Input Các tín hi u thi t k cho ki m tra 10 DFTREAD1(1:0) Input Các tín hi u thi t k cho ki m tra 11 SCAN Input Tín hi u ch n ch ñ SCAN CONTACT Yêu c u t i ưu v di n tích đư c ưu tiên cao nh t 12 TM Input Tín hi u ch n ch ñ ki m tra 2.2.2 Nh ng yêu c u v công ngh thông s k thu t c a b nh ROM 512x4x16 13 ATPGM Input Tín hi u ch n ch đ ATPG 2.1 b nh 2.2 Gi i thi u toán, yêu c u gi i pháp thi t k c a b nh ROM 512x4x16 2.2.1 Bài toán thi t k Thi t k b nh ROM 512x4x16 l p trình b ng ACTIVE ch đ SCAN ch ñ SCAN Ho t ñ ng ñ c c a b nh : B nh làm vi c t i sư n lên c a xung CLK Các tín hi u Cơng ngh 45nm Đi n áp ho t đ ng 0.9V ñ n 1.26V ngõ vào ñi u n cho phép ho t đ ng đ c, tín hi u đ a ch , tín hi u Nhi t ñ ho t ñ ng - 40 ñ n 125 ñ C ch n chip ph i ñư c ch t t i sư n lên c a xung CLK Dung lư ng b nh 2kbit T ng s word 512 ch n b t ch p tín hi u khác th ngõ Q khơng đ i S bit/word Khi tín hi u EZ H s ghép (column mux) 16 m c th p cho phép ho t ñ ng ñ c ñư c th c hi n T i sư n lên c a Khi tín hi u ch n chip EZ m c cao b nh khơng đư c m c th p, tín hi u SCAN, ATPGM, TM xung CLK tín hi u đ a ch , ch n chip ñư c ch t D li u c a cell t i ñ a ch A(8:0) ñưa vào s ñư c ñ c ngõ Q(3:0) 13 14 Ho t ñ ng ki m tra c a b nh : Các chân CLK, EZ, A(8:0), chân ch n ch đ ho t Ngồi ho t đ ng c a ROM ho t ñ ng ñ c, ROM thi t k chân tín hi u khác ph c v cho ho t ñ ng ki m ñ ng c a ROM TM, SCAN, ATPGM, TEZ, TA(8:0) ñư c ñưa vào kh i CTL đ u n tồn b ho t ñ ng c a m ch tra, nh m ñ m b o cho vi c s n xu t b nh ñ t ñư c hi u su t cao nh t, t l m c l i sau s n xu t th p nh t 2.3 Các chân d li u Q(3:0) s ñi t kh i IO Nhi m v kh i ki n trúc chi ti t c a ROM 512x4x16 Gi i pháp thi t k Kh i CTL nh n tín hi u ñi u n, tín hi u ñ a ch , V i dung lư ng 512 word x bit, đ t i ưu di n tích t c tín hi u ch n chip xung đ ng h t ngồi vào, đ t t o đ c a b nh ta s d ng h s ghép ñ chuy n ñ i v hình dáng, tín hi u u n, xung đ ng h n i, tín hi u ti n gi i mã đ kích thư c v t lý c a b nh nh m thu nh di n tích b nh V i h ñưa t i kh i XDEC, CORE IO ñ th c hi n ho t ñ ng c a s ghép 16 ta có: ROM T ng s hàng (word): s word/h s ghép = 512/16 = 32 T ng s c t (bit): s bit/word * h s ghép = * 16 = 64 Kh i XDEC nh n tín hi u ti n gi i mã t kh i CTL t o thành 32 ñư ng Wordline ñưa sang kh i CORE ñ ch n cell nh Đ t o ñư c thi t k có cơng su t tiêu th nh ta ph i Kh i CORE g m 32 hàng x 64 c t cell nh Khi gi m dịng đ c, mu n v y ta ph i tìm cách gi m dịng rị ch y qua Wordline m d li u t i nh có Wordline m thơng qua transistor NMOS Đ gi m dòng rò ta c n tăng ñi n áp VS lên ñư ng Bitline, Local Mux, Global Mux ñưa v m ch khu ch ñ i c m b ng cách s d ng VG - Virtual Ground bi n c a kh i IO Đ t i ưu v t c ñ ho t ñ ng c a m ch ta c n chu kỳ Kh i IO nh n tín hi u ñi u n t CTL qua, k t nh t t, ñ làm ñư c ñi u ta s d ng phương pháp tracking h p v i Bitline t CORE v , qua m ch ch n c t nh , đưa t i –dị tìm th i m m xung ch t giá tr ngõ Ta c n xây d ng kh i m ch khu ch ñ i c m bi n SA đ phân tích ho t đ ng đ c “0” hay tham chi u g m bitcell có t i đ l n b ng đ l n c a bitcell xa “1” Sau đó, đưa t i b ch t d li u ngõ thành tín hi u Q(3:0) nh t c a kh i CORE, th i gian m tín hi u ch t ngõ s g n ñúng v i ñư ng d li u xa nh t 2.4 Phân tích ki n trúc t ng quan b 512x4x16 2.5 nh ROM Do kh i nh có 32 hàng, 64 c t nên s có 32 đư ng tín hi u word line ch n hàng Kh i XDEC s ñư c xây d ng bao g m 32 cell xdec, m i cell s n i v i đư ng tín hi u word line Kh i IO g m cell IO, m i IO s ñư c k t n i v i ñ u Q K t lu n chương Qua chương ta bi t đư c tốn yêu c u thi t k c a b nh ROM 512x4x16 T nh ng yêu c u thi t k ta đưa gi i pháp thi t k ki n trúc t ng quan Ta c n n m rõ nh ng n i dung ñ ñi vào thi t k chương sau 15 16 3.3.1 M ch ti n gi i mã ñ a ch sang Chương – THI T K B NH ROM 512x4x16 L P TRÌNH B I ACTIVE VÀ CONTACT 3.1 T đư ng tín hi u ñ a ch A(8:0) ñưa vào ta có s ñư ng tín hi u đưa sau b ti n gi i mã sau: Gi i thi u chương B ng 3.1 B ng tín hi u t o t m ch ti n gi i mã Trong chương này, ta s ñi vào ph n thi t k m ch nguyên lý ho t ñ ng c a t ng kh i 3.2 Kh i ñi u n (CTL) A(1:0) → GM(3:0) Các tín hi u ñưa t i m ch ch n c t, LocalMux A(3:2) → LM(3:0) t i m ch mux4 t i mux4 Trong kh i CTL bao g m m ch sau: kh i CORE, GlobalMux ñưa kh i IO - M ch ch t tín hi u ñ a ch ngõ vào A(5:4) → PA(3:0) - M ch t o xung clock n i CLKGEN A(7:6) → PB(3:0) m ch gi i mã Wordline ñ t o 32 ñư ng A(8),VSS → PC(3:0) Wordline - M ch Dummy Sense Amplifier - M ch ti n gi i mã đ a ch (s đư c trình bày kh i XDEC) 3.2.1 M ch ch t tín hi u ñ a ch ngõ vào M ch ch t tín hi u đ a ch ngõ vào làm ñ ng b tín hi u ñ a ch v i nhau, cho ta xác ñ nh ñư c Wordline m đ đ c d li u Các tín hi u đ a ch t ngồi đưa vào s qua b ch t t o tín hi u Latout Latoutz g i ñ n m ch ti n gi i mã 3.2.2 M ch t o xung clock n i CLKGEN T xung ñ ng h bên ngồi đưa vào m ch s t o nên xung ñ ng h n i ñ ñi u n ho t ñ ng ñ ng b gi a kh i ch ñ ho t ñ ng c a ROM Vi c ho t ñ ng theo xung ñ ng h n i giúp xác ñ nh th i gian c n thi t đ hồn thành m t chu kỳ đ c 3.3 Kh i gi i mã ñ a ch ch n hàng (XDEC) Ta s xét sơ ñ m ch nguyên lý ho t ñ ng c a m ch: M ch ti n gi i mã ñ a ch sang (trong kh i CTL) M ch gi i mã wordline t tín hi u ti n gi i mã 12 chân tín hi u g m PA, PB, PC s ñưa t i 3.3.2 M ch gi i mã Wordline t tín hi u ti n gi i mã M ch gi i mã Wordline nh n 12 tín hi u PA(3:0), PB(3:0), PC(3:0) t m ch ti n gi i mã kh i CTL ñ t o 32 Wordline g i sang kh i CORE 3.4 Kh i nh (CORE) Kh i CORE g m cell nh ch a d li u Cell nh c a b nh ch transistor lưu tr giá tr “0” ho c “1” c a cell d a vi c có hay khơng có NMOS t i ñó B nh ROM 512x4x16 g m 512 word nhân v i bit/word, có dung lư ng 2kbit, t c 2k cell nh kh i CORE ñư c chia thành 32 hàng nhân 64 c t Trong đó, ta chia kh i CORE thành kh i nh , m i kh i nh qu n lý wordline nhân v i 64 bitline 3.4.1 Thi t k cell nh Cell nh ph n t quan tr ng c a b nh , ta ph i ch n kích thư c cell cho phù h p đ t i ưu di n tích tồn m ch 17 Khi Wordline ñư c ch n (WL = 1) m NMOS đ 18 đư c ghép thành 16 đư ng Global Bitline, ghép ti p cịn đư ng dịng đ t Bitline qua NMOS v đ t kéo Bitline xu ng "0", bình Bitline ñưa t i m ch khu ch ñ i c m bi n t t o Q thư ng s mang giá tr "1" 3.5.2 M ch khu ch ñ i c m bi n SA 3.4.2 Thi t k toàn b kh i nh M ch khu ch ñ i c m bi n SA m t nh ng m ch quan tr ng c a b nh ROM, th c hi n vi c đ c d li u t nh ñưa ñ n ñ u vào b ch t tín hi u Có m ch SA ROM là: Dummy Bitline Sense Amplifier (trong CTL) Normal Sense Amplifier (trong IO) M ch Dummy SA có nhi m v t o xung LatchEn ñ m T-gate m ch ch t d li u ra, cho phép ñ c d li u ñư ng Bitline đư c xác M ch SA c a ñư ng Bitline có nhi m v t o xung SAOUT có s khác bi t gi a đ c giá tr ñ ñưa vào b ch t 3.5.3 M ch ch t d li u ngõ Sau qua m ch khu ch ñ i c m bi n SA, tín hi u s ñưa vào m ch ch t d li u ngõ ra, t i ñây t o Q ñưa ngồi b nh Vi c có m ch ch t l i đơi m t q trình đ c Hình 3.12 Mơ hình tồn b kh i nh 3.5 Kh i vào/ra (IO) Trong kh i IO ta s phân tích m ch sau: c n Reset h t t t c chân ñ b t ñ u m t ho t đ ng khác 3.6 L p trình cho ROM b ng ACTIVE CONTACT Vi c ñ c giá tr t ROM k t qu c m bi n ñư ng bitline M ch ch n c t cell nh N u ñi n áp c a đư ng bitline “0” dịng đ t VDD qua bitline M ch khu ch ñ i c m bi n SA qua NMOS r i v VG giá tr đ c “0”, cịn n u ñi n áp bitline M ch ch t d li u “1” dòng t VDD qua bitline khơng v đ t n p cho bitline 3.5.1 M ch ch n c t cell nh m c “1” k t qu ñ c “1” Ta th y vi c ñ c ñư c “0” hay “1” Các tín hi u t m ch ti n gi i mã LM(3:0) s ñưa t i m ch Local mux kh i CORE ñ ghép tín hi u Local Bitline li n thành tín hi u GBL đưa t i m ch Global mux T i m ch Global mux, tín hi u GM(3:0) s ñi u n ghép ñư ng GBL thành BL ñưa v m ch khu ch ñ i c m bi n V y t 64 đư ng Local Bitline v trí nh có NMOS hay khơng, t i v trí nh có NMOS giá tr đ c “0”, cịn khơng có đ c “1” 19 20 Cách t o ô nh mang giá tr “0”: M t c c c a vùng ACTIVE (c c S c a NMOS) n i v i VG C c l i c a vùng ACTIVE (c c D c a NMOS) n i v i ñư ng bitline BL 4.1 Gi i thi u chương Trong chương này, ta s ti n hành ki m tra ch c tính Vùng Poly (c c G c a NMOS) n i v i ñư ng wordline c a b nh ROM 512x4x16, sau đánh giá k t qu v ch c năng, tính c a b nh ROM 512x4x16 Cách t o ô nh mang giá tr “1”: Khơng có vùng ACTIVE dư i l p Poly Có vùng ACTIVE dư i l p Poly không n i c c VG xu ng vùng ACTIVE ho c khơng n i đư ng BL xu ng 4.2 Th c hi n ki m tra ch c thi t k c a b nh ROM 512x4x16 4.2.1 Ph n m m mô ph ng HSIM Ph n m m HSIM công c mô ph ng s cho thơng tin v ACTIVE Ưu m v Chương – TH C HI N KI M TRA CH C NĂNG VÀ TÍNH NĂNG C A B NH ROM 512x4x16 di n tích c a l p trình b ng ACTIVE CONTACT so v i vi c l p trình b ng CONTACT cho b nh ROM: Đ i v i c hai ki u l p trình v layout ta đ u ñ t m ch như: ñi n áp c a ñi m, ñi n dung gi a hai ñi m, dịng n thành ph n Đ u vào bao g m file: trư c ñư ng Poly n i v i wordline WL, ñ i v i l p trình b ng Netlist: ch a thơng tin k t n i m ch CONTACT v l p ACTIVE bên dư i l p Poly cịn l p trình Model: cung c p mơ hình thi t b , cơng ngh s d ng b ng ACTIVE CONTACT chưa v ACTIVE Option file: ch a thi t l p ñ ñi u n ti n trình mơ Đ i v i l p trình b ng CONTACT v trư c ACTIVE nên đ ghi “0” n i VG BL vào, cịn nh ghi “1” s đ tr ng Đ i v i l p trình b ng ACTIVE CONTACT ghi giá tr “0” gi ng bên l p trình b ng CONTACT, cịn ghi khơng v ACTIVE đ ti t ki m di n tích 3.7 K t lu n chương Trong chương ta ñã th c hi n bư c thi t k cho b nh ROM Qua đó, ta n m ñư c sơ ñ m ch, nguyên lý ho t ñ ng c a m ch c a ROM Ngồi ra, ta cịn bi t ñư c ưu ñi m c a l p trình cho ROM b ng ACTIVE CONTACT ti t ki m di n tích ph ng HSIM Vector file: nh ng file l nh nh n s d li u t file c u hình, sơ ñ chân m u pattern ñ t o vector file, ch a d ng sóng c a tín hi u vào Param file: ch a thơng s c a m ch Các file ñ u : file log ch a thơng tin q trình ch y, file fsdb ch a d ng sóng c a tín hi u m ch 4.2.2 Quy trình ki m tra ch c cho b nh ROM Ki m tra ch c c a ROM bao g m vi c xây d ng m ch nguyên lý, Vector ñ u vào ñ th c hi n ki m tra ho t ñ ng ñ c ho t ñ ng c a ROM ch ñ ki m tra 21 22 File init: kh i t o giá tr ban ñ u cho node 4.2.3 Th c hi n ki m tra ch c b ng HSIM Ta ch có th d đốn giá tr c a tín hi u sau k t File meas : ch a l nh đo th i gian đáp ng dịng thúc ho t đ ng, đưa d đốn vào file Vector Q trình mơ ph ng HSIM s báo l i d đốn c a ta v ñ u sai, có hai kh File model: ch a t t c thơng s đ c tính c a linh ki n transistor, ñi n tr , t kí sinh, nhà s n xu t ñưa x y là: File param, option : ch a thông s , tùy ch n ch y Vector b sai mô ph ng File netlist c a m ch sai 4.3.2 Đo công su t tiêu th Ta s ki m tra l i file Vector N u v n x y l i có Cơng su t tiêu th c a m ch ñư c xác ñ nh b ng giá tr dòng th sai m ch, ñó d a vào d ng sóng ñ u ta tìm tín hi u trung bình m t chu kỳ, bao g m cơng su t đ ng cơng su t liên quan đ n l i xây d ng l i m ch tĩnh 4.2.4 K t qu mô ph ng T k t qu đo dịng ta tính t cơng su t tiêu tán công su t File log ch a thông tin ch y mô ph ng: tiêu tán tĩnh, cơng th c đư c đ nh nghĩa file meas Simulation Statistics Comparison Errors B ng 4.1 K t qu đo t cơng su t tiêu tán :0 Accepted Time Steps Repeated Time Steps : 83 cpd_vddpr : 8240 Minimum Time Steps MOS evaluations cpd_vddar cpd_vbbnw N_25_1.1_1.21 2.64E-012 2.54E-014 5.01E-013 : 294 S_125_1.21_1.26 2.9793E-12 2.2958E-14 5.2934E-13 : 4306750 W_-40_0.99_1.08 2.86E-012 3.38E-014 6.05E-013 Nh n xét: K t qu mơ ph ng cho th y khơng có l i ch c B ng 4.2 K t qu ño công su t tiêu tán tĩnh Như v y, b nh ROM_512x4x16 ñã ho t ñ ng ñúng v ch c Pl_vddpr năng, giá tr ñ c trùng v i giá tr mong mu n 4.3 Th c hi n ki m tra tính c a b nh ROM 4.3.1 Ph n m m mô ph ng HSPICE Đ u vào bao g m file: Netlist : ñư c d ch t sơ ñ nguyên lý, ch a thông Pl_vddar Pl_vbbnw N_25_1.1_1.21 1.22E-08 5.02E-09 1.03E-08 S_125_1.21_1.26 2.34E-06 3.79E-07 1.78E-08 W_-40_0.99_1.08 1.52E-09 1.78E-09 5.79E-09 Nh n xét: tin k t n i Sau chuy n sang ñ nh d ng netlist LPE ch a giá tr Các yêu c u công su t c a tốn: t kí sinh Đi n dung thi t b ho t ñ ng ñ c 0.29673 pF File wave : ñ nh nghĩa d ng sóng đ u vào tín hi u Cơng su t tiêu tán dòng rò 0.0008577 mW 23 Như v y so sánh v i yêu c u tốn u c u cơng su t chưa th a mãn 4.3.3 Th c hi n ño thông s th i gian c a b nh ROM 4.3.3.1 Ý nghĩa phương pháp đo thơng s th i gian Th i gian truy c p ngõ (Output Access time) 24 K t qu mô ph ng 4.3.3.3 Sau xây d ng ñ y ñ t p tin ñ u vào s ti n hành ch y mô ph ng HSPICE Vi c ch y mô ph ng s di n t i ñi u ki n khác tương ng v i trư ng h p: x u nh t, bình thư ng, t t nh t Th i gian truy c p ngõ kho ng th i gian t sư n lên c a CLK cho ñ n d li u ñ u m i có hi u l c Th i gian setup Là kho ng th i gian thi t l p c n thi t c a tín hi u ñ u t_setup t_hold t_cycle t_access t_outputlold N_25_1.1_1.21 2.49E-10 9.40E-11 1.89E-09 1.64E-09 1.44E-09 S_125_1.21_1.26 3.05E-10 7.29E-11 1.63E-09 1.38E-09 1.20E-09 W_-40_0.99_1.08 4.24E-10 1.41E-10 3.16E-09 2.81E-09 2.50E-09 vào trư c tín hi u CLK chuy n lên m c cao Th i gian gi tín hi u ngõ vào (input hold time) Th i gian gi kho ng th i gian nh nh t cho phép gi a s thay ñ i m c c a tín hi u CLK vi c ch t d li u Th i gian gi ngõ (output hold time) Th i gian gi ngõ đư c tính b ng kho ng th i gian t sư n lên c a xung CLK ñ n d li u ñ u ñ u tiên thay ñ i Chu kỳ (cycle time) Là kho ng th i gian nh nh t c a chu kỳ xung CLK ñ m b o ñư c m i ho t ñ ng ñ c ñư c th c hi n xong 4.3.3.2 Xây d ng t p tin đ u vào Hình 4.10 K t qu timing Nh n xét: Các yêu c u v th i gian: Chu kỳ: 1053 ps Th i gian thi t l p: 162.07ps Th i gian gi : 50.206 ps Th i gian truy c p: 765.54 ps Th i gian gi ngõ ra: 759.75 ps Như v y so sánh v i yêu c u tốn timing chưa phù h p v i yêu c u ñ 4.4 K t lu n chương T p tin d ng sóng đ u vào (wave file), l nh ño (meas Trong chương ta th c hi n mơ ph ng thi t k , ñưa file): xây d ng t p tin d a s d li u ñư c vi t k t qu cu i Đ ng th i, so sánh v i yêu c u ñ u vào t p tin excel, sau t o t p tin d ng sóng l nh đo b ng m t xem có phù h p khơng v c ch c tính c a thi t k chương trình ngơn ng C-shell T o t p tin thông tin k t n i t sơ ñ m ch Dùng t p tin model c a nhà s n xu t T o t p tin ñi u n (ctl file) 25 26 ñ ng ñ c c a b nh Sau đó, ti n hành đo cơng su t, th i gian ñáp K T LU N VÀ KI N NGH ng c a b nh K t lu n: Thi t k b nh nhúng m t quy trình ph c t p tr i qua nhi u giai ño n v i nh ng yêu c u kh t khe v đ xác Vi c V ph n lý thuy t: Phân tích c u trúc ho t ñ ng c a transistor CMOS - m t nh ng ph n t b n c u thành nên c ng thi t k b nh địi h i ngư i thi t k c n ph i có nhi u kinh nghi m ñ tài m i nên lu n văn nhi u h n ch như: Chưa t i ưu ñư c thi t k v cơng su t, t c đ m ch logic Tìm hi u t ng quan v m t b nh nhúng ROM di n tích c a b nh Chưa mơ ph ng ki m tra trư ng h p x y ñi u ng d ng c a th c t Phân tích c th m t quy trình thi t k b nh nhúng ki n racing có th thư ng đư c s d ng th c t T vi c ti p nh n yêu c u c a nh hư ng ñ n ho t ñ ng c a b nh Dung lư ng b nh cịn th p khách hàng đ n vi c phân tích, thi t k ki n trúc t ng quan c a m t Hư ng phát tri n ñ tài: b nh Sau đó, d a vào ki n trúc t ng quan đó, ngư i thi t k ti n Đ kh c ph c nh ng h n ch hư ng phát tri n c a ñ hành ñi vào thi t k chi ti t cho t ng kh i, t ng m ch c th c a b tài là: nh Cơng đo n cu i c a quy trình ti n hành ki m tra ho t ñ ng c a thi t k có th a mãn ñư c yêu c u c a khách hàng Xây d ng mơ hình đư ng t i h n (critical path) dùng ph n m m mơ ph ng HSPICE đ đo timing t c ñ c a b nh hay chưa? Quy trình thi t k đư c hồn thành t t c yêu c u c a khách hàng ñã ñư c th a mãn Gi i thi u tốn thi t k Thi t l p q trình mơ ph ng ki m tra ho t đ ng c a b nh trư ng h p Racing ñ tránh nh ng trư ng h p gây b nh nhúng ROM 512x4x16 l p trình b ng ACTIVE CONTACT l i Th c hi n mơ ph ng nhi u l n đ tìm ñư c nh ng giá tr t i ưu cho thi t k V ph n thi t k : Ti n hành ñi vào thi t k b nh ROM 512x4x16, phân Ngồi cơng ngh 45nm, hi n cịn có cơng ngh m i tích ch c năng, v sơ ñ m ch nguyên lý cho t ng kh i b n c a 28nm Do m t hư ng phát tri n n a c a ñ tài thi t k b nh b nh B trí, s p x p kh i ch c s d ng công ngh 28nm Tuy nhiên lưu ý r ng, cơng ngh nh ng v trí thích h p, ñ m b o tính cân ñ i c a b nh Ti n hành ki m tra ch c c a thi t k v i vi c xây d ng b vector ñ u vào ñ ki m tra, ch y u ki m tra ho t gi m (t c chi u dài kênh d n gi m xu ng) nh hư ng c a dòng rò r t l n (vì dịng rị t l ngh ch v i chi u dài kênh d n)  ... thu t khác - Th c hi n ki m tra ch c tính c a b nh ROM l p trình b ng active contact, l p trình b ng contact Nhưng b nh ROM l p trình b ng active contact có ưu m vư t tr i ti t b ng ph n m m HSIM... N KI M TRA CH C NĂNG VÀ TÍNH NĂNG C A B NH ROM 512x4x16 di n tích c a l p trình b ng ACTIVE CONTACT so v i vi c l p trình b ng CONTACT cho b nh ROM: Đ i v i c hai ki u l p trình v layout ta đ... ng ACTIVE CONTACT chưa v ACTIVE Option file: ch a thi t l p ñ u n ti n trình mơ Đ i v i l p trình b ng CONTACT v trư c ACTIVE nên đ ghi “0” n i VG BL vào, cịn nh ghi “1” s ñ tr ng Đ i v i l p trình