Tài liệu Mạch tuần tự FlipFlop và ghi dịch pptx

NỘI DUNG CHÍNH: NỘI DUNG CHÍNH: KHÁI QUÁT: KHÁI QUÁT: Mạch số được chia ra làm 2 loại lớn: Mạch tuần tự (Sequential circuit) Mạch tổ hợp (Combinational circuit) Trạng thái trước đó Trạng thái ngõ vào Mạch tổ hợp Mạch tuần tự • Tính nhớ • Tính đồng bộ 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS S R Q Q Ngõ vào Ngõ ra Chốt Hình: Mạch chốt RS Nhận xét: Mạch có 2 ngõ vào là R và S và 2 ngõ ra Q và trong đó 2 ngõ ra bao giờ cũng bù nhau Q 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 1. Cấu tạo mạch chốt: Được tạo bởi 2 cổng NAND có hồi tiếp chéo. Hai ngõ vào được gọi là S (viết tắt cho Set) và R (viết tắc cho Reset) Q * Không đổi: so với trạng thái trước nó. S R Q Q N 1 N 2 Ngoài ra có thể thay 2 cổng NAND thành 2 cổng NOR 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS  Ứng dụng của mạch chốt: Mạch chống dội Sự dội Trạng thái ngõ ra của mạch logic có thể thay đổi nhiều lần trước khi ổn định ở trạng thái ta mong muốn. • Mạch dùng nút nhấn, nút bật. • Mạch logic có công tắc ấn tương đối xa 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 2. Ứng dụng của mạch chốt: Mạch chống dội Cay Viet.swf 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 2. Ứng dụng của mạch chốt: Dao động tạo sóng vuông: 3 điện trở và 2 tụ điện được lắp thêm vào. Điện trở phải được chọn ở trạng thái sao cho trạng thái 2 cổng khác 0 mà ở trong vùng tuyến tính (giữa 0.9V và 1.6V đối với TTL) để sự nạp xả điện của 2 tụ sẽ khiến cho các ngõ vào chuyển mạch giữa mức logic “0” và “1”. 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 3. Flip Flop RS: S R Q Q N 1 N 2 CK * Clock tác động ở mức cao 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 4. Flip Flop nảy ở mức cao hay mức thấp của đồng hồ: Mức thấp Cạnh xuống Mức cao Cạnh lên Chu kỳ T Hình : Tính hiệu đồng hồ τ Tín hiều đồng hồ: là tín hiệu hình vuông tuần hoàn (thông thường: đối xứng) có khổ rộng xung nhỏ hơn hay bằng phân nữa chu kì T. Tính hiệu thực tế cho dù có thời tăng và thời giảm dầu nhỏ nhưng cũng khác 0 nên cạnh lên và cạnh xuống có một độ dốc nào đó. τ [...]... 1 Flip Flop D: Ứng dụng: Flip Flop D thường là nơi chuyển dữ liệu từ ngõ vào D đến ngõ ra Q, để cung cấp dữ liệu cho mạch tiếp theo (đã hiểu tại sao ngõ vào viết tắt là D - Data) Dữ liệu ở ngõ vào D phải chờ đến khi có xung đồng hồ thì mới xuất hiện ở ngõ ra được, thế nên có thể xem Flip Flop D như một mạch trì hoãn (đã hiểu tại sao ngõ vào viết tắt là D Delay) 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI...5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 4 Flip Flop nảy ở mức cao hay mức thấp của đồng hồ: Clock tác động ở mức cao:  Khi đông hồ ở mức cao: thì ngõ vào thay đổi sẽ làm ngõ ra thay đổi Khi đồng hồ ở mức thấp: bất chấp ngõ vào thay đổi thì ngõ ra cũng không đổi S Q CK R Q Clock tác động ở mức thấp:  Khi đông hồ ở mức thấp: thì ngõ vào thay đổi sẽ làm ngõ... cũng chỉ có một ngõ vào là D Điều khác biệt với Flip Flop D là: Ngõ vào đồng hồ CK (D Flip Flop) được thay bởi ngõ vào cho phép Enable (D Latch) D S(J) Q E R(K) Q 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 2 Chốt D: Hoạt động logic và bảng sự thật: Khi ngõ vào cho phép E ở mức cao, ngõ ra Q sẽ có có mức logic giống với ngõ vào D , Khi ngõ vào cho phép E ở mức... ngõ vào thay đổi thì ngõ ra cũng không đổi S Q CK R Q 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 1 Cấu tạo mạch chốt:  Flip flop JK dùng để khắc phục hiện tượng ngõ ra bất ổn (Q và Q tạm thời ở cùng trạng thái) do cả S và R cùng ở mức cao 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 1 Cấu tạo mạch chốt:  Flip flop JK có cấu tạo gồm flip flop RS có mắc thêm 2 cổng AND để tránh trạng thái cấm Do sự hồi tiếp của ngõ vào... Cấu tạo:  D CK Khi nối 2 ngõ vào của Flip Flop RS hoặc JK với một ngõ vào (ngõ vào D – viết tắt của “Data” or “Delay”), ta được Flip Flop D S(J) Q CK R(K) Q 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 1 Flip Flop D: Hoạt động logic: Ngõ ra có cùng logic như ngõ vào mỗi khi có cạnh đồng hồ lên (cạnh lên hoặc cạnh xuống còn tùy thuộc vào flip flop) Bảng: Sự thật... thêm 2 cổng AND để tránh trạng thái cấm Do sự hồi tiếp của ngõ vào FF RS là S =J Q , R =KQ Mạch hoạt động theo bảng chân trị như hình vẽ sau: 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 2 Sự đua vòng quanh:  Flip flop JK có đồng hồ tác động vào tầng đầu thay vì vào FF RS τ Mạch của FF JK và sự đưa vòng quanh 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 3 Cấu tạo chủ tớ:  Để tránh sự... 1 R 0 1 0 1 CK ↓ ↓ ↓ ↓ Q Q0 0 1 Q0  Mạch tạo cạnh dùng 1 cổng NOT và 1 cổng AND Chính sự trì hoãn qua cổng NOT và AND đã tao nên 1 xung hẹp ở ngõ ra 1 CK CK 0 1 0 1 CK ↑ 0 1 CK CK 0 1 0 1 CK ↓ 0 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 4 Flip Flop nảy bằng cạnh (sườn) của đồng hồ: Ở flip flop dạng nảy bằng cạnh của đồng hồ các ngõ vào như S, C, J, K được gọi là ngõ vào đồng bộ (Synchronous input) có nghĩa... của các ngõ vào này xảy ra đồng bộ với cạnh của đồng hồ 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI  Mục tiêu :  Hiểu cách cấu tạo nên Flip Flop D và Chốt D  Hiểu cách hoạt động của Flip Flop D và Chốt D 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 1 Flip Flop D:  Giới thiệu:   Flip Flop D có một ngõ vào nên rất... vào cho phép E ở mức cao, ngõ ra Q sẽ có có mức logic giống với ngõ vào D , Khi ngõ vào cho phép E ở mức thấp, trạng thái của ngõ vào D ngay trước khi E xuống thấp sẽ được chốt vào Như vậy, trạng thái này đã được lưu giữ bởi Q, và ngõ ra Q sẽ ko thay đổi cho tới khi ngõ vào cho phép E lên cao trở lại 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 5.3 FLIP FLOP D, CHỐT D, KÝ HIỆU IEEE/ANSI 2 Chốt D: Giải... = 0 nên trong ký hiệu của FF chủ tớ, người ta thêm dấu để biểu thị điều này Mạch FF chủ tớ được nảy bởi mức hay bởi xung | | J | Q CK | K |  Q 5.2 FLIP FLOP JK: 5.2 FLIP FLOP JK: 4 Flip Flop nảy bằng cạnh (sườn) của đồng hồ: Ta có thể tránh hiện tượng đua vòng quanh nếu xung đồng hồ hẹp và đã cách làm cho flip flop chuyển mạch theo cạnh (sườn) (Edge triggered) thay vì theo mức FF 74LS109AN – JK Possitive . tổ hợp Mạch tuần tự • Tính nhớ • Tính đồng bộ 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS S R Q Q Ngõ vào Ngõ ra Chốt Hình: Mạch chốt. Nhận xét: Mạch có 2 ngõ vào là R và S và 2 ngõ ra Q và trong đó 2 ngõ ra bao giờ cũng bù nhau Q 5.1 MẠCH CHỐT RS VÀ FLIP FLOP RS 5.1 MẠCH CHỐT RS VÀ FLIP