Tài liệu Chương 1: Giới thiệu các cấu trúc lập trình pptx

Chương GIỚI THIỆU CÁC CẤU TRÚC LẬP TRÌNH ĐƯC GIỚI THIỆU PLD HOẠT ĐỘNG CỦA SPLD CƠ BẢN LÀ PAL HOẠT ĐỘNG CỦA SPLD CƠ BẢN LÀ GAL KÍ HIỆU ĐƠN GIẢN CHO SƠ ĐỒ CỦA PAL/GAL SƠ ĐỒ KHỐI TỔNG QUÁT CỦA PAL/GAL MACROCELL CÁC SPLD THỰC TẾ CÁC CPLD CPLD CỦA HÃNG ALTERA CPLD MAX 7000 MACROCELL KHỐI MỞ RỘNG CHIA SẺ KHỐI MỞ RỘNG SONG SONG CPLD MAX I CPLD CỦA HÃNG XILINX PLA (PROGRAMMABLE LOGIC ARRAY) COOLRUNNER I LOGIC LẬP TRÌNH FPGA CÁC KHỐI LOGIC CÓ THỂ ĐỊNH CẤU HÌNH CLB CÁC MODULE LOGIC FPGA DÙNG CÔNG NGHỆ SRAM CÁC LÕI CỦA FPGA FPGA CỦA ALTERA KHỐI MẢNG LOGIC (LAB: LOGIC ARRAY BLOCK) MODULE LOGIC THÍCH NGHI ALM Kiểu hoạt động bình thường Kiểu hoạt động LUT mở rộng CÁC CHỨC NĂNG TÍCH HP FPGA CỦA XILINX CÁC KHỐI LOGIC CÓ THỂ ĐỊNH CẤU HÌNH CLB (CONFIGURABLE LOGIC BLOCK) CHUỖI LIÊN TIẾP SOP CẤU TRÚC FPGA TRUYỀN THỐNG VÀ CẤU TRÚC ASMBL Cấu trúc truyền thống Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Cấu trúc ASMBL PHẦN MỀM LẬP TRÌNH CÁCH THIẾT KẾ MÔ PHỎNG CHỨC NĂNG TỔNG HP LIỆT KÊ LƯỚI (NETLIST) PHẦN MỀM THiI HÀNH MÔ PHỎNG THỜI GIAN LẬP TRÌNH CHO THIẾT BỊ – HAY NẠP CHƯƠNG TRÌNH CHO THIẾT BỊ CÂU HỎI ÔN TẬP VÀ BÀI TẬP CÂU HỎI ÔN TẬP Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình 1-1 Cấu trúc PAL 1-2 PAL sau lập trình để tạo hàm 1-3 Cấu trúc GAL 1-4 Kí hiệu đơn giản cho PAL/GAL 1-5 Hình cho ví dụ 1-1 1-6 Sơ đồ khối PAL/GAL 1-7 Sơ đồ mạch Macrocell 1-8 Sơ đồ khối hình dạng vỏ PAL16V8 1-9 Sơ đồ khối hình dạng vỏ GAL22V10 1-10 Sơ đồ khối CPLD tổng quát 1-11 Cấu trúc CPLD MAX 7000 1-12 Sơ đồ khối mcrocell đơn giản MAX 7000 1-13 Ví dụ cách mở rộng 1-14 Minh họa cho việc chia sẻ 1-15 Minh họa cho mở rộng song song 1-16 Minh họa cho mở rộng song song từ macrocell khác 1-17 Sơ đồ khối MAX II 1-18 Phân biệt kiểu xây dựng hàm 1-19 Phân biệt kiểu kết nối 1-20 So sánh PAL với PLA 1-21 Sơ đồ cấu trúc Coolrunner II 1-22 Cấu trúc khối chức FB 1-23 Minh họa cho ví dụ 1-2 1-24 Cấu trúc FPGA 1-25 Các khối CLB FPGA 1-26 Sơ đồ khối module logic FPGA 1-27 Khái niệm LUT lập trình để tạo SOP ngõ 1-28 Minh họa cho ví dụ 1-3 1-29 Khái niệm FPGA bay 1-30 Khái niệm chức lõi phần cứng FPGA 1-31 Sơ đồ khối cấu trúc LAB Stratix II ALM 1-32 Sơ đồ khối ALM Stratix II 1-33 Các cấu hình có LUT ALM kiểu bình thường 1-34 Mở rộng ALM để tạo hàm SOP biến kiểu LUT mở rộng 1-35 Minh họa cho ví dụ 1-4 1-36 Sơ đồ khối FPGA Stratic II Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình SPKT – Nguyễn Đình Phú 1-37 Minh họa cấp logic định cấu hình từ tế bào logic CLB 1-38 Ví dụ cách dùng chuỗi nối tiếp để mở rộng biểu thức SOP 1-39 Minh họa cho ví dụ 1-5 1-40 Tích hợp nhiều chức IP 1-41 Minh họa cấu trúc ASMBL FPGA platform 1-42 Sơ đồ dòng thiết kế tổng quát để lập trình cho SPLD, CPLD FPGA 1-43 Các thiết bị để lập trình cho SPLD, CPLD FPGA 1-44 Minh họa cho kiểu lập trình 1-45 Minh họa cho kiểu lập trình đoạn 1-46 Lưu thành khối logic 1-47 Màn hình soạn thảo dạng sóng tổng quát 1-48 Thiết lập dạng sóng ngõ vào 1-49 Dạng sóng ngõ vào chạy mô 1-50 Minh họa cho chức tổng hợp 1-51 Sơ đồ mạch danh sách liệt kê 1-52 Minh họa cho mô thời gian 1-53 Download thiết kế vào thiết bị lập trình Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình I SPKT – Nguyễn Đình Phú GIỚI THIỆU PLD: Hai thành phần thiết bị logic lập trình đơn giản SPLD (Simple Programmable Logic Device) PAL GAL PAL tượng trưng cho logic mảng lập trình (Programmable Array Logic) GAL tượng trưng cho logic mảng tổng quát (Generic Array Logic) Thường PAL lập trình lần GAL cho phép lập trình lại, nhiên có nhiều loại SPLD lập trình lại gọi PAL Thuật ngữ GAL tên hãng Lattice Semeconductor đặt sau cấp phép cho nhà sản xuất khác Cấu trúc PAL GAL mảng AND cho phép lập trình mảng OR cố định tổ chức theo phương pháp tổng tích SOP (Sum-Of-Product) Với CPLD (Complex Programmable Logic Device) tích hợp từ nhiều SPLD để có chức mạnh cho thiết kế phức tạp Trong phần khảo sát hoạt động SPLD, phương pháp tổng tích dùng PAL GAL, giải thích sơ đồ logic PAL/GAL, mô tả macrocell PAL/GAL, khảo sát PAL16V8 GAL22V10, mô tả CPLD HOẠT ĐỘNG CỦA SPLD CƠ BẢN LÀ PAL PAL chứa mảng cổng AND lập trình nối với mảng cổng OR cố định Thường PAL dùng công nghệ xử lý cầu chì nên cho phép lập trình lần OTP (One-timeProgrammable) Cấu trúc PAL cho phép thực tất hàm tổng tích với biến xác định Cấu trúc PAL đơn giản trình bày hình 1-1 cho biến ngõ vào biến ngõ ra: A B A B X Hình 1-1 Cấu trúc PAL Một mảng lập trình ma trận dây dẫn gồm hàng cột chúng lập trình để nối với điểm giao Mỗi điểm nối lập trình có cấu tạo cầu chì loại PAL gọi tế bào cell Mỗi hàng nối với ngõ vào cổng AND cột biến ngõ vào biến phủ định Bằng cách lập trình giữ nguyên cầu chì hay phá hỏng cầu chì tạo hàm tổ hợp từ biến ngõ vào để đưa đến cổng AND tạo thành phần tích mong muốn Các cổng AND kết nối với cổng OR để tạo nên hàm ngõ tổng tích Ví dụ 1: Một PAL lập trình hình 1-2 để tạo thành phần AB , AB AB Trong hình 1-2 ta nhìn thấy số cấu chì bị phá hỏng số cầu chì nguyên để Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú kết nối biến ngõ vào với ngõ vào cổng AND tạo hàm tích theo yêu cầu sau hàm tổng tích: X  AB  AB  AB A B A B X=AB+AB+AB Hình 1-2 PAL sau lập trình để tạo hàm HOẠT ĐỘNG CỦA SPLD CƠ BẢN LÀ GAL GAL PAL lập trình được, GAL có tổ chức AND/OR giống PAL khác GAL dùng công nghệ xử lý cho phép lập trình lại giống EEPROM thay cho cầu chì trình bày hình 1-3 Hình 1-3 Cấu trúc GAL KÍ HIỆU ĐƠN GIẢN CHO SƠ ĐỒ CỦA PAL/GAL Các thiết bị lập trình PAL GAL có cổng logic AND OR thêm số phần tử khác với biến ngõ vào biến phủ định Hầu hết PAL GAL có sơ đồ kí hiệu đơn giản hình 1-4: Các biến ngõ vào PAL GAL thường có mạch đệm để ngăn chặn tải có nhiều cổng AND nối tới ngõ vào Trong sơ đồ, khối đệm khối tam giác vừa đệm tín hiệu ngõ vào đảo tín hiệu để tạo biến phủ định tín hiệu PAL GAL có lượng lớn đường lập trình kết nối bên cổng AND có nhiều ngõ vào Thường sơ đồ mạch PAL GAL thay cổng AND nhiều Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú ngõ vào cổng AND có đường ngõ vào cho gọn có ghi số lượng ngõ vào thực cho cổng AND Trong hình 1-4 cổng AND có ngõ vào Input buffer Input lines A A B B A Fix connection B 2 Product term lines X=AB+AB+AB Fuse blown Fuse intact (noconnection) (connection) Hình 1-4 Kí hiệu đơn giản cho PAL/GAL Điểm nối lập trình nằm ma trận xác định dấu × nằm đường giao cầu chì giữ nguyên, điểm đánh dấu × cầu chì bị phá hỏng Hình 1-4 ví dụ lập trình để tạo hàm X  AB  AB  AB Ví dụ 1-2: Hãy vẽ sơ đồ mạch cho PAL lập trình để tạo hàm có biến ngõ vào sau: X  ABC  ABC  AB  AC Giải: Sơ đồ mạch PAL hình 1-5: AA BB CC A B C X=ABC+ABC+AB+AC 3 3 Hình 1-5 Hình cho ví dụ 1-1 SƠ ĐỒ KHỐI TỔNG QUÁT CỦA PAL/GAL Sơ đồ khối PAL GAL trình bày hình 1-6 Nên nhớ khác GAL có mảng cho phép lập trình lại PAL lập trình lần Các ngõ mảng cổng AND lập trình đưa đến cổng OR cố định kết nối để tạo hàm logic ngõ Cổng OR kết hợp với hàm logic ngõ thường gọi macrocell MACROCELL Một macrocell gồm cổng OR hàm logic ngõ kết hợp Mức độ phức tạp macrocell tuỳ thuộc vào thiết bị cụ thể PAL GAL Một macrocell định cấu hình cho hàm tổ hợp, hàm ghi cho hai Hàm ghi có liên quan đến flip flop macrocell có flip flop để tạo hàm Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Macrocell Or array I1 I2 I3 OR GATE O1 Output logic O2 OR GATE Output logic O3 OR GATE PAL: one time programmable Output logic OR GATE Programmable logic array Output logic Om GAL: reprogrammable In-1 In Hình 1-6 Sơ đồ khối PAL/GAL Hình 1-7 trình bày loại macrocell với hàm tổ hợp Tristate control Tristate control From and gate array output From and gate array (a) Output/input (b) Tristate control From and gate array Output/input Programmable fuse (c) Hình 1-7 Sơ đồ mạch Macrocell Hình 1-7a trình bày macrocell đơn giản với cổng OR cổng đảo ba trạng thái Ngõ cổng đảo ba trạng thái hoạt động tạo mức HIGH, mức LOW trạng thái tổng trở cao xem hở mạch Hình 1-7b trình bày macrocell hoạt động ngõ vào ngõ Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Khi ngõ vào dùng ngõ cổng đảo phải trạng thái tổng trở cao để hở mạch tín hiệu từ bên đưa đến đệm kết nối với mảng cổng AND bên Hình 1-7c trình bày macrocell lập trình để có ngõ tích cực mức HIGH mức tích cực mức LOW sử dụng ngõ vào Một ngõ vào cổng XOR (exor) lập trình mức HIGH mức LOW Khi lập trình ngõ vào cổng XOR mức HIGH tín hiệu ngõ cổng OR bị đảo :   vaø   Tương tự lập trình ngõ vào cổng XOR mức LOW tín hiệu ngõ cổng OR không bị đảo vì:     CÁC SPLD THỰC TẾ Thường hình dạng vỏ SPLD có cấu hình chân nằm khoảng từ 20 đến 28 chân Có thành phần giúp chọn PAL GAL cách thích hợp cho thiết kế logic cho số lượng ngõ vào ngõ với số lượng cổng logic Một vài thông số khác cần phải xem xét tần số hoạt động cực đại, thời gian trể nguồn điện áp cung cấp I1 I2 Macrocell O1 Macrocell I/O1 Macrocell I/O2 Macrocell I/O3 Macrocell I/O4 Macrocell I/O5 Macrocell I/O6 Macrocell O2 I3 I4 Programmable logic array I5 I6 I7 7 I8 I9 I10 Hình 1-8 Sơ đồ khối PAL16V8 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Hình 1-8 Sơ đồ khối hình dạng vỏ PALCE16V8 Các nhà sản xuất Lattice, Actel, Atmel Cypress công ty sản xuất SPLD Các loại PAL GAL thường sử dụng PAL16V8 GAL22V10 Các mã số cho biết số lượng ngõ vào, số lượng ngõ loại ngõ logic Ví dụ: PAL16V8 cho biết thiết bị có 16 ngõ vào, ngõ ngõ biến (V: variable) Chữ H chữ L có nghóa ngõ tích cực mức HIGH mức LOW tương ứng Sơ đồ khối PAL16V8 hình dạng vỏ trình bày hình 1-8 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Mỗi macrocell có ngõ vào lấy từ mảng cổng AND nên có tới thành phần tích cho ngõ Có 10 ngõ vào kí hiệu I, ngõ kí hiệu O chân dùng ngõ vào ngõ kí hiệu I/O Mỗi ngõ tích cực mức LOW PAL16V8 có mật độ tích hợp khoảng 300 cổng Sơ đồ khối GAL 22V10 hình dạng vỏ hình 1-9 GAL có 12 ngõ vào 10 chân sử dụng ngõ vào ngõ Các macrocell có ngõ vào kết nối với mảng cổng AND thay đổi số lượng kết nối từ đến 16 GAL 22V10 có mật độ tích hợp khoảng 500 cổng I1 I2 10 Macrocell I/O1 Macrocell I/O2 Macrocell I/O3 Macrocell I/O4 Macrocell I/O5 Macrocell I/O6 Macrocell I/O7 Macrocell I/O8 Macrocell I/O9 Macrocell I/O10 I3 12 I4 Programmable logic array 14 I5 I6 16 I7 16 I8 14 I9 12 I10 I11 I12 10 Hình 1-9 Sơ đồ khối GAL22V10 10 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Processor core (c) FPGA có nhiều nhớ, thêm lõi DSP lõi vi xử lý yêu cầu kích thước lớn Hình 1-40 Tích hợp nhiều chức IP Cấu hình FPGA phức tạp dùng nhiều IO Mối liên hệ ràng buộc logic IO dẫn đến tăng kích thước chip tăng giá thành Ngoài vấn đề khác với FPGA platform thêm chức lõi IP tích hợp bên có yêu cầu phải thiết kế lại thành phần thiết kế lại phần cách bố trí chip (layout) yêu cầu làm tăng thêm giá thành b Cấu trúc ASMBL Xilinx xây dựng phương pháp mềm dẻo cho FPGA platform chip Virtex II Pro X để khắc phục vài hạn chế xuất cấu trúc truyền thống Cấu trúc ASMBL cấu trúc sử dụng cột thay dùng cấu trúc hàng/cột Các IO đặt rải rác khắp nơi tốt đặt xung quanh, dẫn đến số lượng IO tăng mà không cần làm tăng kích thước chip Mỗi cột dải logic thay dải logic khác mà không cần thiết kế lại cách bố trí chip Các ví dụ loại dải logic khối logic định cấu hình CLB, khối IO, nhớ lõi phần cứng phần mềm DSP vi xử lý Số lượng khác loại dải logic trộn lại để tương thích với yêu cầu ứng dụng riêng biệt Ví dụ, cấu hình đơn giản pha trộn dải CLB dải khối IO minh họa hình 1-41a Nhiều sử dụng tuỳ thuộc vào yêu cầu 36 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Nếu cần nhiềâu nhớ nhiều dải CLB thay hình 1-41b Nếu vùng riêng biệt ứng dụng xử lý tín hiệu số thêm vào lõi IP DSP trộn với nhớ hình 1-41c Hình 1-41d trình bày lõi vi xử lý thêm vào Routing resources around and between IOBs columns CLBs (a) IP cores (DSP) (c) Memory (b) IP cores (processor) (d) Hình 1-41 Minh họa cấu trúc ASMBL FPGA platform VII PHẦN MỀM LẬP TRÌNH Để sử dụng thiết bị logic lập trình phải có phần cứng phần mềm kết hợp với Tất nhà chế tạo SPLD, CPLD FPGA cung cấp phần mềm hỗ trợ cho thiết bị phần cứng Các gói phần mềm nằm danh sách phần mềm dùng để thiết kế giúp đỡ máy tính – CAD Trong phần phần mềm lập trình giới thiệu cách tổng quát Sau kết thúc phần bạn có thể: giải thích quy trình lập trình cho thành phần thiết kế, mô tả giai đoạn thiết kế, mô tả giai đoạn mô chức năng, mô tả giai đoạn tổng hợp, mô tả giai đoạn thi hành, mô tả mô theo thời gian, mô tả cách tải chương trình Quy trình lập trình thiết kế xem dòng thiết kế (design flow) Giản đồ dòng thiết kế dùng để thực thiết kế logic cho thiết bị lập trình trình bày hình 1Kỹ thuật PLD ASIC 37 Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú 42 Hầu hết gói phần mềm riêng lẻ kết hợp công đoạn quy trình lại với trình xử lý hoàn toàn tự động Thiết bị để lập trình thường xem thiết bị đích (target device) Design entry  Schematic  HDL Functional simulation Synthesis Emplementation Timing simulation Device programming downloading Hình 1-42 Sơ đồ dòng thiết kế tổng quát để lập trình cho SPLD, CPLD FPGA Phải có thiết bị để lập trình cho thiết bị là: máy tính, phần mềm lập trình, thiết bị logic lập trình (SPLD, CPLD FPGA) thiết bị kết nối máy tính với thiết bị lập trình (cáp mạch nạp) Tất thành phần minh họa hình 1-43 38 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Hình 1-43 Các thiết bị để lập trình cho SPLD, CPLD FPGA CÁCH THIẾT KẾ Giả sử có thiết kế logic muốn điều khiển thiết bị lập trình thiết kế máy tính hai cách bản: thiết kế dùng sơ đồ nguyên lý (schematic entry) cách dùng ngôn ngữ (text entry) Để dùng cách thiết kế ngôn ngữ phải làm quen với ngôn ngữ HDL VHDL, Verilog, ABEL AHDL Hầu hết nhà chế tạo thiết bị lập trình cung cấp gói phần mềm hỗ trợ ngôn ngữ VHDL Verilog chúng ngôn ngữ HDL chuẩn Nhiều nhà chế tạo cung cấp thêm ngôn ngữ ABEL, AHDL Kiểu thiết kế dùng sơ đồ mạch cho phép đặt kí hiệu cổng logic chức logic khác từ thư viện lên hình kết nối chúng theo yêu cầu thiết kế Với kiểu thiết kế không cần biết ngôn ngữ HDL Hình 1-44 minh họa cho kiểu thiết kế cho mạch điện logic AND-OR đơn giản Kỹ thuật PLD ASIC 39 Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Hình 1-44 Minh họa cho kiểu lập trình Xây dựng sơ đồ logic: Khi xây dựng mạch điện logic đầy đủ hình gọi sơ đồ phẳng “flat” Các mạch điện logic phức tạp khó tương thích với kích thước hình Chúng ta chia thiết kế mạch điện logic thành nhiều đoạn, lưu trữ đoạn kí hiệu khối sau kết nối kí hiệu khối lại với để tạo thành mạch điện hoàn chỉnh – gọi thiết kế có thứ tự Ví dụ thiết kế mạch điện có biểu thức SOP sau:    Z  A3 A2 A1 A0  A3 A2 A1 A0  A3 A2 A1 A0  A3 A2 A1 A0  A3 A2 A1 A0  Chuùng ta dùng phương pháp thiết kế có thứ tự xây dựng mạch logic cho thành phần tổng phương trình, làm đơn giản mạch điện logic kí hiệu nhất, sau thiết kế xong mạch điện đặt chúng lên hình kết nối ngõ với cổng OR để tạo thành mạch hoàn chỉnh – tất minh họa hình 1-45 a Thiết kế thành phần thứ gồm tổng tích 40 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú b Làm đơn giản khối mạch điện kí hiệu logic c Thiết kế thành phần thứ gồm tổng tích d Làm đơn giản khối mạch điện kí hiệu logic Kỹ thuật PLD ASIC 41 Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú e Kết nối khối logic logic cổng OR Hình 1-45 Minh họa cho kiểu lập trình đoạn Toàn mạch điện đặt lên hình phương pháp thiết kế theo trình tự tiện lợi mạch điện logic lớn phải chia thành nhiều phần Ở hình 1-46e, mạch điện logic làm đơn giản kí hiệu khác sử dụng để thiết kế mạch điện lớn lưu dùng lại cho thiết kế khác minh họa hình 1-46 42 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Hình 1-46 Lưu thành khối logic MÔ PHỎNG CHỨC NĂNG Mục đích chức mô dòng thiết kế để đảm bảo chắn thiết kế hoạt động theo yêu cầu trước tổng hợp thành thiết kế phần cứng Về sau mạch điện logic biên dịch sau mô cách cung cấp dạng sóng đầu vào kiểm tra dạng sóng ngõ cho tổ hợp ngõ vào có dùng trình soạn thảo dạng sóng Trình soạn thảo dạng sóng cho phép lựa chọn nút (các ngõ vào ngõ ra) muốn kiểm tra Tên ngõ vào ngõ chọn xuất hình soạn thảo dạng sóng kí hiệu tên khác để xác định cho ngõ vào ngõ – trình bày hình 1-47 Khi bắt đầu tất ngõ vào mức đường chéo song song tượng trưng cho tín hiệu chưa xác định Có thể lựa chọn khoảng thời gian để hiển thị Hình 1-47 Màn hình soạn thảo dạng sóng tổng quát Bước xây dựng dạng sóng cho ngõ vào cách nhập vào cho khoảng thời gian Hình 1-48 trình bày dạng sóng ngõ vào Kỹ thuật PLD ASIC 43 Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Hình 1-48 Thiết lập dạng sóng ngõ vào Sau thiết lập dạng sóng ngõ vào mở cửa sổ điều khiển mô để thiết lập thời gian bắt đầu thời gian kết thúc cho việc mô định khoảng thời gian hiển thị Khi bắt đầu mô dạng sóng tín hiệu Z hiển thị hình dạng sóng hình 1-49 Kết dạng sóng ngõ Z ví dụ cho biết thiết kế hoạt động hay không Trong trường hợp dạng sóng ngõ với dạng sóng ngõ vào chọn Khi dạng sóng ngõ không phải quay lại kiểm tra thiết kế ban đầu mạch hoạt động Hình 1-49 Dạng sóng ngõ vào chạy mô TỔNG HP Mỗi mạch logic xây dựng mô chức để kiểm tra sai mạch logic thiết kế phần mềm biên dịch tự động thực vài công đoạn để chuẩn bị cho việc nạp thiết kế vào cho thiết bị lập trình Trong công đoạn tổng hợp dòng thiết kế thiết kế tối ưu theo thành phần để làm giảm số lượng cổng, thay phần tử logic phần tử logic khác mà chúng thực chức hiệu loại trừ thành phần logic thừa 44 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Ngõ cuối từ công đoạn tổng hợp liệt kê kết nối (netlist) – chúng diễn tả trạng thái tối ưu mạch điện logic LIỆT KÊ LƯỚI (NETLIST) Liệt kê lưới danh sách liệt kê mô tả thành phần cách kết nối với Tổng quát, liệt kê lưới chứa tham chiếu mô tả thành phần phần tử sử dụng Mỗi lần thành phần cổng logic sử dụng liệt kê lưới gọi instance Mỗi instance có xác định liệt kê kết nối Các điểm kết nối gọi cảng (port) chân (pin) Thường instance có tên nhất, ví dụ có instance cổng AND “and1” cổng lại “and2” Ngoài tên có tên khác, lưới đường dây – nối với mạch điện Bảng liệt kê lưới thường mô tả tất instance thuộc tính chúng, sau mô tả lưới đặt biệt port nối với instance Mạch điện logic AND-OR thiết kế trình bày hình 1-50a tối ưu thành mạch điện hình 1-50b Trong phần minh họa này, trình biên dịch thay cổng OR cổng OR có ngõ vào, bỏ hai cổng đảo thừa mạch (a) Mạch điện thiết kế (b) Mạch tối ưu sau tổng hợp Hình 1-50 Minh họa cho chức tổng hợp Phần mềm tổng hợp tạo danh sách liệt kê lưới Để minh họa cho khái niệm tạo danh sách lưới hình 1-51a trình bày cách gán tên cho lưới, gán tên cho instance gán tên cho IO Danh sách liệt kê lưới trình bày hình 1-51b không cần thiết phải giống danh sách liệt kê cú pháp khuôn khổ Danh sách liệt kê nhằm xác định loại thông tin cần để mô tả mạch điện Một khuôn khổ dùng cho bảng liệt kê lưới EDIF (Electronic Design Interchange Format) Kỹ thuật PLD ASIC 45 Chương Giới thiệu cấu trúc lập trình (a) SPKT – Nguyễn Đình Phú (b) Hình 1-51 Sơ đồ mạch danh sách liệt kê PHẦN MỀM THI HÀNH Sau thiết kế tổng hợp trình biên dịch thi hành thiết kế – công việc xếp thiết kế để tương thích với thiết bị lập trình chọn cách dựa vào cấu trúc cấu hình chân Quá trình xử lý gọi làm cho tương thích (fitting) Để kết thúc công đoạn thi hành dòng thiết kế phần mềm phải biết đầy đủ thông tin IC lập trình mã số, số chân, thời gian trể Các thông tin cho đầy đủ thường lưu thư viện chương trình người thiết kế cần chọn thiết bị lập trình MÔ PHỎNG THỜI GIAN Phần nằm dòng thiết kế thực sau phần mềm thi hành biên dịch trước nạp chương trình vào thiết bị Mô theo thời gian để kiểm tra mạch điện hoạt động tần số thiết kế thời gian trể vấn đề thời gian khác làm ảnh hưởng đến hoạt động mạch Phần mềm thiết kế dùng thông tin thiết bị lập trình thời gian trì hoãn cổng để thực mô theo thời gian thiết kế Khi mô chức thực mạch điện hoạt động theo quan điểm logic Khi mô chức thông số định thiết bị đích không cần thiết mô thời gian phải lựa chọn thiết bị đích Phần mềm soạn thảo dạng sóng dùng để xem kết mô mô chức minh họa hình 1-52 46 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Nếu vấn đề với kết mô trình bày hình 1-52a thiết kế nạp vào thiết bị lập trình Tuy nhiên, giả sử khoảng mô thời gian phát không hay không giống phụ thuộc vào thời gian trể trình bày hình 152b Hình 1-52 Minh họa cho mô thời gian Việc thực thi không giống xảy khoảng thời gian ngắn dạng sóng Trong trường hợp cần phải phân tích thiết kế cách cẩn thận để tìm nguyên nhân sau hiệu chỉnh lại thiết kế lặp lại bước thiết kế LẬP TRÌNH CHO THIẾT BỊ – HAY NẠP CHƯƠNG TRÌNH CHO THIẾT BỊ Sau kiểm tra mô chức mô theo thời gian thiết kế hoạt động tiến hành download Chuỗi bit nhị phân tạo tượng trưng cho thiết kế gởi đến thiết bị đích để tự động định cấu hình cho thiết bị Sau thực xong thiết kế kiểm tra mạch điện thực tế Hình 1-53 trình bày khái niệm cho trình download Kỹ thuật PLD ASIC 47 Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Hình 1-53 Download thiết kế vào thiết bị lập trình CÂU HỎI ÔN TẬP VÀ BÀI TẬP Câu 1-1 PAL tượng trưng cho ? Câu 1-2 GAL tượng trưng cho ? Câu 1-3 Sự khác PAL GAL ? Câu 1-4 Một macrocell chứa thành phần nào? Câu 1-5 CPLD gì? Câu 1-6 LAB tượng trưng cho ? Câu 1-7 Mô tả LAB CPLD MAX 7000 ? Câu 1-8 Mục đích mở rộng chia ? Câu 1-9 Mục đích mở rộng song song ? Câu 1-10 CPLD MAX II khác với MAX 7000 điểm ? Câu 1-11 Sự khác CPLD hãng Altera hãng Xilinx gì? Câu 1-12 Hãy mô tả PLA ? Câu 1-13 PLA khác với PAL ? Câu 1-14 FB tượng trưng cho ? Câu 1-15 FPGA khác với CPLD ? Câu 1-16 CLB tượng trưng cho ? Câu 1-17 Mô tả LUT cho biết chức ? Câu 1-18 Sự khác kết nối bên toàn cục cục FPGA ? Câu 1-19 Lõi FPGA ? Câu 1-20 Định nghóa thuật ngữ IP có liên đến nhà sản xuất FPGA ? 48 Kỹ thuật PLD ASIC Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Câu 1-21 Đơn vị thiết kế logic FPGA Stratix II gì? Câu 1-22 Có ALM LAB? Câu 1-23 Cái tạo hàm logic tổ hợp ALM? Câu 1-24 Có hàm SOP tạo từ ALM ? Câu 1-25 Hãy cho biết tên loại chức tích hợp Stratix II ? Câu 1-26 CLB FPGA Xilinx chứa ? Câu 1-27 LC chứa ? Câu 1-28 Hãy mô tả slice FPGA Xilinx ? Câu 1-29 Chuỗi nối tiếp SOP ? Câu 1-30 ASMBL tượng trưng cho ? Câu 1-31 Hãy liệt kê công đoạn dòng thiết kế cho thiết bị lập trình ? Câu 1-32 Hãy liệt kê phần tử để lập trình cho CPLD FPGA? Câu 1-33 Hãy cho biết chức bảng liệt kê cá lưới ? Câu 1-34 Có hàm SOP tạo từ ALM ? Câu 1-35 Hãy cho biết tên loại chức tích hợp Stratix II ? end Kỹ thuật PLD ASIC 49 Chương Giới thiệu cấu trúc lập trình 50 SPKT – Nguyễn Đình Phú Kỹ thuật PLD ASIC .. .Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú Cấu trúc ASMBL PHẦN MỀM LẬP TRÌNH CÁCH THIẾT KẾ MÔ PHỎNG CHỨC NĂNG TỔNG HP LIỆT KÊ... ARRAY) Như trình bày, cấu trúc CPLD cách mà thành phần bên tổ chức xếp Cấu trúc họ Cool Runner II Xilinx dựa vào cấu trúc mảng logic lập trình PLA (Programmable Logic Array) tốt cấu trúc PAL (Programmable... Chương Giới thiệu cấu trúc lập trình SPKT – Nguyễn Đình Phú với SPLD dùng công nghệ xử lý EEPROM Kiểu lập trình hệ thống ISP (In-System Programmable) dùng giao tiếp chuẩn JTAG Hình 1-11 Cấu trúc