Nghiên cứu phương pháp layout IC tối ưu, ứng dụng layout mạch logic cơ bản

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI CAO THỊ VÂN ANH CAO THỊ VÂN ANH KỸ THUẬT ĐIỆN TỬ NGHIÊN CỨU PHƯƠNG PHÁP LAYOUT IC TỐI ƯU, ỨNG DỤNG LAYOUT MẠCH LOGIC CƠ BẢN LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ 2011B Hà Nội – Năm 2013 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI CAO THỊ VÂN ANH NGHIÊN CỨU PHƯƠNG PHÁP LAYOUT IC TỐI ƯU, ỨNG DỤNG LAYOUT MẠCH LOGIC CƠ BẢN CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC : TS NGUYỄN VŨ THẮNG Hà Nội – Năm 2013 MỤC LỤC MỤC LỤC I LỜI CAM ĐOAN VI DANH MỤC CÁC HÌNH VẼ VII DANH MỤC CÁC BẢNG BIỂU XI DANH MỤC CÁC TỪ VIẾT TẮT XII LỜI MỞ ĐẦU CHƯƠNG VAI TRÒ CỦA THIẾT KẾ LAYOUT TRONG QUÁ TRÌNH SẢN XUẤT IC VÀ TÌNH HÌNH PHÁT TRIỂN CỦA LĨNH VỰC THIẾT KẾ IC TẠI VIỆT NAM 1.1 Tổng quan thiết kế IC 1.2 Quá trình thiết kế IC 1.2.1 Thiết kế luận lý – Front End design 1.2.2 Thiết kế vật lý 1.3 Sự phát triển ngành IC Việt Nam CHƯƠNG TỔNG QUAN VỀ CÁC CÔNG NGHỆ CHẾ TẠO VI MẠCH, GIỚI THIỆU CÔNG NGHỆ CMOS 10 2.1 Tổng quan, ưu nhược điểm công nghệ chế tạo 10 2.2 Cấu tạo, nguyên lý làm việc phần tử CMOS 11 2.2.1 Các phần tử tích cực cơng nghệ CMOS 11 2.2.2 Cấu trúc transistor NMOS 12 2.2.3 Đặc tính Von-ampe transistor NMOS 13 2.2.4 Đặc tính I-V transistor PMOS 16 2.2.5 Các phần tử thụ động sử dụng công nghệ MOS 16 2.2.6 Điện trở 17 -I- 2.2.6.1 Điện trở khuếch tán (Diffussion Registor): 17 2.2.6.2 Điện trở Polysilicon (Polysilicon Registor) 17 2.2.6.3 Điện trở giếng (Well Registor) 17 2.2.7 Tụ điện 18 2.3 Các trình công nghệ CMOS 19 2.3.1 Q trình oxi hóa (Oxidation) 20 2.3.2 Quá trình Khuếch tán (Diffusion) 21 2.3.3 Cấy Ion (Ion Implantation) 22 2.3.4 Quá trình lắng đọng (Deposition) 23 2.3.5 Q trình ăn mịn (Etching) 24 2.3.6 Quá trình quang khắc (Lithography) 25 2.4 Quá trình chế tạo transistor MOS 27 CHƯƠNG KIẾN THỨC LAYOUT CƠ BẢN 30 3.1 Các phần tử 30 3.2 Cổng logic 31 3.2.1 Mạch cổng Inverter 31 3.2.2 Mạch cổng NAND 32 3.2.3 Mạch cổng NOR 33 3.2.4 Tranmission gate 34 3.3 Đọc hiểu sơ đồ nguyên lý 35 3.4 Stick diagram 36 3.5 Các lớp kết nối 38 3.5.1 Lớp dẫn 38 3.5.2 Lớp cách điện 38 3.5.3 Contact, via 38 -II- 3.5.4 Lớp Implant 38 3.6 Các luật layout cần ý 38 3.6.1 Độ rộng 39 3.6.2 Khoảng cách 39 3.6.3 Chồng lấn (Overlap) 40 3.6.4 Mở rộng 40 3.6.5 Một số lỗi drc thường gặp 41 3.7 Đánh giá layout 42 CHƯƠNG PHƯƠNG PHÁP THIẾT KẾ LAYOUT 44 4.1 Các kĩ thuật layout 44 4.1.1 Layout transistor 44 4.1.2 Dùng chung (Sharing) 44 4.1.3 Gấp transistor (Folding) 45 4.2 Thiết kế layout tối ưu 47 4.2.1 Giảm diện tích (Area) 48 4.2.1.1 Kĩ thuật folding không 48 4.2.1.2 Xếp chồng transistor 49 4.2.2 Tăng tốc độ làm việc cho transistor 50 4.2.2.1 Thu gọn transistor (Folding) 51 4.2.2.2 Các đường tín hiệu ngắn 52 4.2.2.3 Hạn chế dung poly 53 4.2.3 Hạn chế lỗi sản xuất 53 CHƯƠNG THIẾT KẾ VÀ MÔ PHỎNG, ĐÁNH GIÁ LAYOUT CỦA CÁC PHẦN TỬ LOGIC CƠ BẢN HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI 55 5.1 Các bước thiết kế, mô 55 -III- 5.1.1 Vẽ sơ đồ nguyên lí 55 5.1.2 Vẽ kiểm tra DRC, LVS layout 56 5.1.3 Extract mạch sau layout 57 5.1.4 Mô mạch extract sau layout 58 5.2 Tối ưu mạch timing 60 5.2.1 Thu gọn transistor (Folding) 60 5.2.1.1 Mạch đảo 60 5.2.1.2 Mạch Nand2 61 5.2.1.3 Mạch Nor2 62 5.2.1.4 Kết tính tốn trễ trễ thu 62 5.2.2 Các đường tín hiệu ngắn 63 5.2.2.1 Mạch đảo 63 5.2.2.2 Mạch Nand2 64 5.2.2.3 Mạch Nor2 65 5.2.2.4 Kết tính tốn trễ trễ thu 65 5.2.3 Hạn chế dùng poly 66 5.2.3.1 Mạch đảo 66 5.2.3.2 Mạch Nand2 67 5.2.3.3 Mạch Nor2 68 5.2.3.4 Kết tính tốn trễ trễ thu 68 5.2.4 Tổng hợp đánh giá kết 69 5.3 Giảm diện tích (Area) 70 5.3.1 Kĩ thuật folding không 70 5.3.2 Xếp chồng transistor 72 5.3.3 Đánh giá kết 73 -IV- 5.4 Kết luận hướng phát triển đề tài 73 KẾT LUẬN 74 TÀI LIỆU THAM KHẢO 75 -V- LỜI CAM ĐOAN Trước hết, xin gửi lời cảm ơn chân thành tới tập thể thầy cô Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội tạo môi trường tốt để học tập nghiên cứu Tôi xin cảm ơn thầy cô Viện Đào tạo sau đại học quan tâm đến khóa học này, tạo điều kiện cho học viên có điều kiện thuận lợi để học tập nghiên cứu Và đặc biệt Tôi xin gửi lời cảm ơn sâu sắc đến thầy giáo TS.Nguyễn Vũ Thắng tận tình bảo, hướng dẫn sửa chữa cho nội dung luận văn Tôi xin cam đoan nội dung luận văn hồn tồn tơi tìm hiểu, nghiên cứu viết Tất thực cẩn thận có định hướng sửa chữa giáo viên hướng dẫn Tôi xin chịu trách nhiệm với nội dung luận văn Tác giả Cao Thị Vân Anh -VI- DANH MỤC CÁC HÌNH VẼ Hình 1-1 Quá trình thiết kế IC Hình 1-2 Thiết kế vật lý Hình 2-1 Cấu tạo MOSFET 11 Hình 2-2 Mặt cắt đứng NMOS 12 Hình 2-3 Mặt cắt ngang NMOS 13 Hình 2-4 Đặc tính I-V NMOS 13 Hình 2-5 Cấu trúc điện trở khuếch tán 17 Hình 2-6 Điện trở giếng 18 Hình 2-7 Tụ điện sử dụng hai lớp poly-silicon 18 Hình 2-8 Cấu trúc Wafer 19 Hình 2-9 Phiến Si trước sau oxi hóa 20 Hình 2-10 Khuếch tán từ nguồn vơ hạn hữu hạn 21 Hình 2-11 Quá trình cấy Ion .22 Hình 2-12 Quá trình ăn mòn .24 Hình 2-13 Quá trình quang khắc .25 Hình 2-14 Quang khắc dùng cảm quang dương cảm quang âm 26 Hình 2-15 Tạo lớp bán dẫn N-well 27 Hình 2-16 Tạo vùng hoạt động lớp cách ly 28 Hình 2-17 Hình thành cổng ơxit .28 Hình 2-18 Hình thành cực cổng transistor 29 Hình 2-19 Hình thành cực S D 29 Hình 3-1 Ngun lí làm việc MOSFET .30 Hình 3-2 Sơ đồ nguyên lý cổng Inverter loại CMOS .31 Hình 3-3 Kí hiệu bảng thật cổng Inverter 31 -VII- Hình 3-4 Sơ đồ nguyên lý cổng NAND loại CMOS 32 Hình 3-5 Kí hiệu bảng thật cổng NAND 32 Hình 3-6 Sơ đồ nguyên lý cổng NOR loại CMOS 33 Hình 3-7 Kí hiệu bảng thật cổng NOR 33 Hình 3-8 Sơ đồ nguyên lý tranmission gate loại CMOS 34 Hình 3-9 Kí hiệu bảng thật transmission gate 35 Hình 3-10 Ví dụ sơ đồ nguyên lý .35 Hình 3-11 Một ví dụ stick diagram 36 Hình 3-12 Stick diagram NMOS PMOS .37 Hình 3-13 Sơ đồ nguyên lý cổng Inverter stick diagram tương ứng .37 Hình 3-14 Độ rộng nhỏ .39 Hình 3-15 Độ rộng xác 39 Hình 3-16 Khoảng cách tối thiểu 39 Hình 3-17 Độ chồng lấn 40 Hình 3-18 Độ mở rộng 40 Hình 3-19 Các lớp sử dụng thiết kế layout 41 Hình 3-20 Một số lỗi drc thường gặp 42 Hình 3-21 Định nghĩa timing 43 Hình 4-1 Layout transistor 44 Hình 4-2 Kĩ thuật sharing 45 Hình 4-3 Folding layout transistor .46 Hình 4-4 Các bước folding layout transistor 46 Hình 4-5 Bố trí layout .47 Hình 4-6 Folding .48 Hình 4-7 Folding khơng .49 -VIII- 5.2.1.2 Mạch Nand2 Hình 5-10 Layout trước sau folding nand2x1 61 5.2.1.3 Mạch Nor2 Hình 5-11 Layout trước sau folding nor2x1 5.2.1.4 Kết tính tốn trễ trễ thu Bảng 5-1 Kết mô trước sau folding Invx1 Nand2x1 Nor2x1 Trước folding 6,0128ps 8,3242ps 13,5618ps Sau folding 5,8058ps 8,0320ps 13,0735ps % giảm trễ 3,44% 3,51% 3,60% Nhận xét : Folding làm giảm thời gian trễ 62 5.2.2 Các đường tín hiệu ngắn 5.2.2.1 Mạch đảo Hình 5-12 Layout trước sau giảm kim loại invx1 63 5.2.2.2 Mạch Nand2 Hình 5-13 Layout trước sau giảm kim loại nand2x1 64 5.2.2.3 Mạch Nor2 Hình 5-14 Layout trước sau giảm kim loại nor2x1 5.2.2.4 Kết tính tốn trễ trễ thu Bảng 5-2 mô trước sau giảm kim loại Invx1 Nand2x1 Nor2x1 Trước giảm kim loại 6,2087ps 8,7789ps 14,3017ps Sau giảm kim loại 6,0128ps 8,3242ps 13,5618ps % giảm trễ 3.15% 5.18% 5.17% Nhận xét: Giảm kim loại làm giảm thời gian trễ 65 5.2.3 Hạn chế dùng poly 5.2.3.1 Mạch đảo Hình 5-15 Layout trước sau giảm poly invx1 66 5.2.3.2 Mạch Nand2 Hình 5-16 Layout trước sau giảm poly nand2x1 67 5.2.3.3 Mạch Nor2 Hình 5-17 Layout trước sau giảm poly nor2x1 5.2.3.4 Kết tính tốn trễ trễ thu Bảng 5-3 Kết mô trước sau giảm poly Invx1 Nand2x1 Nor2x1 Trước giảm poly 6,0375ps 8,3668ps 13,6919ps Sau giảm poly 6,0128ps 8,3242ps 13,5618ps % giảm trễ 0.41% 0,51% 0.95% Nhận xét : Giảm poly làm giảm thời gian trễ 68 5.2.4 Tổng hợp đánh giá kết Sau bảng tổng kết thời gian trễ khơng có áp dụng phương pháp : Bảng 5-4 Bảng kết thời gian trễ có khơng áp dụng phương pháp Invx1 Nand2x1 Nor2x1 dụng 6,0128ps 8,3242ps 13,5618ps Không áp dụng 6,2087ps giảm kim loại 8,7789ps 14,3107ps Không áp giảm poly dụng 6,0375ps 8,3668ps 13,6919ps Áp dụng 5,8058ps phương pháp 8,0320ps 13,0735ps Không áp folding Khi áp dụng phương pháp trễ mạch giảm Tuy nhiên folding đơi lại làm cho diện tích mạch tăng lên (vì tăng số gate poly lên) tăng số đường nối D, S làm mạch rắc rối hơn, nên layout, ta thường sử dụng poly hay metal Muốn làm điều phải nắm rõ luật DRC IC có hàng triệu triệu cổng logic, cổng logic giảm trễ chút IC đáp ứng nhanh lên nhiều 69 5.3 Giảm diện tích (Area) 5.3.1 Kĩ thuật folding khơng Hình 5-18 Folding Hình 5-19 Folding khơng 70 Hai hình mạch nand2x8 với mạch nguyên lí giống hệt Hình 5-19, folding khơng đều, cổng đầu vào giảm gate so với folding nên chiều rộng co hẹp chiều dài khơng đổi, nên diện tích mạch giảm Kết quả: Bảng 5-5 Kết đo diện tích folding khơng Folding 13,0625 µm2 Folding khơng 11,5995 µm2 % giảm diện tích 11,2% Nhận xét: Thực điều đơn giản quan sát thấy phương pháp folding không ln cho diện tích nhỏ folding folding khơng tận dụng tối đa khơng gian mạch 71 5.3.2 Xếp chồng transistor Hình 5-20 Trước xếp chồng Hình 5-21 Sau xếp chồng 72 Trên hình mạch oai122rexp3 với mạch nguyên lí giống Hình 5-21 giảm poly dummy so với hình 5-20 khơng xếp chồng (tương đương giảm gate) nên chiều rộng mạch giảm Vì chiều dài khơng đổi nên diện tích mạch nhỏ Kết quả: Bảng 5-6 Kết đo diện tích trước sau xếp chồng Trước xếp chồng 5,8102 µm2 Sau xếp chồng 5,0473 µm2 % giảm diện tích 13,13 % Thực điều đơn giản quan sát thấy phương pháp xếp chồng làm diện tích mạch nhỏ khơng xếp chồng sử dụng không gian trống mạch 5.3.3 Đánh giá kết Cả hai phương pháp folding không xếp chồng sử dụng hết không gian trống mạch, từ làm giảm diện tích mạch Nhưng chúng áp dụng đối tượng mạch khác Folding không dùng mạch lớn độ rộng kênh lớn, xếp chồng áp dụng mạch nhỏ độ rộng kênh nhỏ 5.4 Kết luận hướng phát triển đề tài Dựa kết ta thấy phương pháp tối ưu mạch diện tích tốc độ, giảm trễ mạch Có thể áp dụng với mạch lớn hơn, phức tạp flip flop Trong tương lai tìm phương pháp layout tối ưu tiêu chuẩn khác thích hợp với tool routing người sử dụng đáp ứng yêu cầu lượng (power) 73 KẾT LUẬN Lĩnh vực thiết kế chế tạo IC ngày chứng tỏ vị công nghiệp điện tử giới Việc nắm bắt công nghệ tiên tiến lĩnh vực yêu cầu cấp thiết Ở nước ta, ngành công nghiệp điện tử bắt đầu phát triển Trong vài năm gần nhận thấy lĩnh vực nghiên cứu IC đẩy mạnh Layout phần quan trọng thiết kế IC ảnh hưởng tới kích thước, tốc độ xử lí IC Nên luận văn đề cập tới vấn đề layout tốt Trong IC có hàng triệu triệu cổng logic, cổng logic giảm diện tích chút hay trễ chút IC nhỏ đi, đáp ứng nhanh lên nhiều Do vấn đề nghiên cứu với kiến thức hạn chế thời gian nghiên cứu ngắn nên luận văn em không tránh khỏi thiếu sót, em mong nhận phê bình, thầy để luận văn em hồn thiện 74 TÀI LIỆU THAM KHẢO [1] Jan M Rabaey (2003), Digital Integrated Circuits.2nd Prentice Hall [2] Christopher Saint/ Judy Saint (2005), IC Mask Design - Essential Layout Techniques McGraw-Hill Professional [3] Lee Eng Han (2010), CMOS Transistor Layout Kungfu Wiley-IEEE Press [4] Dan Clein (1999), CMOS IC Layout: Concepts, Methodologies, and Tools Newnes [5] Russel Jacob Baker (2010), CMOS Circuit Design, Layout, and Simulation Wiley-IEEE Press 75 ... thực với đề tài: ? ?Nghiên cứu phương pháp layout IC tối ưu, ứng dụng layout mạch logic bản? ?? TÓM TẮT ĐỒ ÁN Thiết kế layout thiết kế lớp mặt nạ trình sản xuất IC Đối với sản xuất IC số cần thiết kế... ĐẠI HỌC BÁCH KHOA HÀ NỘI CAO THỊ VÂN ANH NGHIÊN CỨU PHƯƠNG PHÁP LAYOUT IC TỐI ƯU, ỨNG DỤNG LAYOUT MẠCH LOGIC CƠ BẢN CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ KỸ THUẬT... thuật để thiết kế layout vi mạch số cách tối ưu Chương 5: Thiết kế mô phỏng, đánh giá layout phần tử logic Hướng phát triển đề tài Áp dụng phương pháp để thiết kế layout cổng logic Sau mơ phỏng,