Tong quan ve may tinh da cap 2

Nªu bus rçi vµ tÝn hiÖu träng tµi tÝch cùc, nã ®¶o ®êng träng tµi bus thµnh kh«ng tÝch cùc vµ trë thµnh chñ bus, ®ång thêi nã ®Æt ®êng b¸o bËn lªn møc tÝch cùc vµ b¾t ®Çu truyÒn d÷ liÖu.[r]

Ch¬ng 2 CÊp logic sè

Máy tính đợc xây dựng từ chip mạch tính hợp (Itegrated Circuit - IC) hay gọi mạch logic Các mạch logic đợc xây dựng từ phần tử chuyển mạch nhỏ gọi cổng (gate) Các cổng thông dụng AND, OR, NAND, NOR, NOT

Tuỳ theo mức độ tích hợp, mạch logic đợc phân loại nh sau: Mạch SSI (Small Scale Integrated): 10 cổng

2 Mạch MSI (Medium Scale Integrated): từ 10 đến 100 cổng

3 Mạch LSI (Large Scale Integrated): từ 100 đến 100000 cổng Mạch VLSI (Very Large Scale Integrated): lớn 100000 cổng

Kiến trúc mạch logic đợc sử dụng máy tính đợc trình bày mơn học kiến trúc máy tính, không đề cập lại Trong chơng này, tập trung vào nghiên cứu kiến trúc chip vi xử lí ngun lí hoạt động với nhớ thiết bị ngoại vi

1 C¸c chip vi xử lí bus

Trong mc ny, xem xét vi xử lí từ góc nhìn cấp logic số Vì vi xử lí giao tiếp với thành phần khác thơng qua bus, thiết kế bus có ảnh hởng trực tiếp đến hoạt động Tiếp theo tìm hiểu loại bus máy tính gốc nhìn cấp logic số Cuối đa ví dụ vi xử lí bus máy tính

1.1 Bé vi xư lÝ

Bộ vi xử lí chip có chức nh CPU (Central Processing Unit), chip chứa đơn vị chức năng: Số học - Logic, Điều khiển Bộ nhớ Vì vậy, ngời ta gọi chip CPU CPU vi mạch có chức hoạt động linh hoạt công dụng loại vi mạch số, thực phép tính logic, số học điều khiển toàn hoạt động hệ thống máy tính Nó nhận lệnh ( liệu vào ) từ nhớ, giải mã thực lệnh

hai Thông qua việc tìm hiểu chức chân CPU, nắm đợc cách CPU giao tiếp với thành phần khác hệ thống máy tính cấp logic số nh

Các chân CPU đợc chia thành nhóm: địa chỉ, liệu điều khiển Các chân đợc nối với chân tơng ứng chip nhớ chip I/O thông qua đờng dây chạy song song đợc gọi bus

Để nhận lệnh từ nhớ đệm vào, trớc tiên CPU đặt địa lệnh lên chân địa chỉ, sau truyền tín hiệu đọc từ lên chân điều khiển Bộ nhớ đáp lại cách đa từ mà CPU cần lên đờng liệu nối tới chân liệu CPU, sau phát tín hiệu báo cho CPU công việc đợc thực Khi CPU nhận đợc tín hiệu nhận từ đợc yêu cầu thực lệnh Lệnh lại địi hỏi đọc ghi liệu, q trình lại tiếp tục tơng tự nh

Cần lu ý số chân CPU, tín hiệu ứng với +5v kích hoạt cơng việc đó, nhng số chân khác lại -5v, để tránh nhầm lẫn ta dùng thuật ngữ tích cực / khơng tích cực khơng nói tín hiệu cao hay thấp Ngời ta qui ớc với tín hiệu tích cực mức điện áp thấp tên tín hiệu thêm gạch ngang phía

Addressing BUS arbitration Data

Coprocessor signaling

BUS control CPU

Status Interrupts

Miscellaneous

Clock - Ground  +5v

Hình 2.1: Các chân CPU điển hình  Các chân địa chân liệu CPU

Hai tham số quan trọng CPU số chân địa số chân liệu Một chip có m chân địa chỉ, đánh địa đợc 2m vị trí nhớ Trong thực tế m thờng 16,

thao tác đọc ghi Trong thực tế n thờng có giá trị 8, 16, 32 64 Một CPU có chân liệu cần thao tác để đọc từ 32 bit, CPU có 32 chân liệu cần thao tác Tức chip có 32 chân liệu xử lí nhanh tất nhiờn giỏ thnh s t hn

Các chân ®iỊu khiĨn cđa CPU

Ngồi chân địa liệu, CPU cịn có chân điều khiển, chúng điều khiển dòng liệu phân định thời gian cho tín hiệu vào/ra CPU Các chân điều khiển CPUcó thể chia thành nhóm sau:

1 Điều khiển bus (bus Control): nhóm chân truyền tín hiệu từ CPU tới bus, báo cho đơn vị khác (bộ nhớ, thiết bị vào ra) biết CPU muốn đọc/ghi liệu hay làm cơng việc khác

2 Ngắt (Interrupts): nhóm chân truyền tín hiệu từ ngồi vào CPU yêu cầu CPU phục vụ Trong hầu hết hệ thống, CPU lệnh cho thiết bị vào/ra bắt đầu thực thao tác

3 Trọng tài BUS (bus arbitration): nhóm chân truyền tín hiệu điều hồ lu thơng bus để tránh gây xung đột

4 Tín hiệu đồng xử lí (Coprocessor signaling): có nhiều trờng hợp chip CPU đ-ợc thiết kế để làm việc với đồng xử lí Các chip Coprocessor thờng chip tính tốn số dấu phẩy động hay chip đồ hoạ, Để việc trao đổi liệu CPU với đồng xử lý đợc thuận lợi CPU thờng có chân dành cho việc trao đổi tín hiệu với Coprocessor

5 Trạng thái (Status): nhóm chân thông báo trạng thái CPU nhận thông tin trạng thái từ thiết bị khác

6 Các tín hiƯu kh¸c (Miscelaneous): c¸c CPU kh¸c cã thĨ cã c¸c tÝn hiƯu kh¸c nhau, thÝ dơ tÝn hiƯu reset CPU,

CPU ngày đợc sử dụng nhiều thực tế: đồng hồ, lị vi sóng, máy giặt, rơ bốt, thiết bị kiểm sốt nhiệt độ cao ốc, khống chế nhiên liệu ô tô, động máy bay đặc biệt máy tính điện tử

 Bé nhí cđa CPU

Mỗi ghi CPU thờng có chức định, thí dụ: ghi PC (Program Counter), trỏ đến lệnh đợc thực hiện; ghi IR (Instruction Register) chứa lệnh đợc thực hiên,

Bộ nhớ ROM bên CPU thờng chứa vi chơng trình, tập vi lệnh, nhằm thực lệnh CPU

Bộ nhớ RAM bên CPU ( cache ) thừơng chứa lệnh đợc thực số liệu đợc sử dụng thờng xun

1.2 C¸c bus cđa m¸y tÝnh

Bus đờng truyền tín hiệu điện chung nối thiết bị khác hệ thống máy tính Một ví dụ điển hình bus system bus gồm từ 50 đến 100 đờng truyền dẫn đợc gắn chặt với Mainboard với đầu nối để cắm vào bảng mạch mở rộng mơ đun nhớ Ngồi có loại bus đợc danhf cho mục đích đặc biệt nh là: kết nối CPU với đồng xử lí, hay kết nối CPU với nhớ cục bộ, Trong CPU có số bus để kết nối thành phần bên CPU với

Ngời thiết kế CPUcó thể tuỳ ý lựa chọn loại bus bên CPU, với bus liên hệ với bên CPU, cần phải xác định rõ quy tắc làm việc mà tất thiết bị kết nối với bus phải tuân theo Các qui tắc cịn gọi nghi thức bus (bus protocol) Ngồi ra, cịn có tiêu kỹ thuật điện khí để bảng mạch mở rộng cắm vào khe cắm mainboard

 Sù làm việc bus

Thng cú nhiu thit bị nối với bus, số thiết bị tích cực địi hỏi truyền thơng tin bus, lại có thiết bị thụ động chờ yêu cầu từ thiết bị khác, thiết bị tích cực đợc gọi chủ bus (bus master), thiết bị thụ động gọi tớ bus (bus slave)

Ví dụ: Khi CPU lệnh cho điều khiển đĩa đọc/ghi khối liệu CPU chủ bus, cịn điều khiển tớ bus Tuy nhiên, điều khiển đĩa lệnh cho nhớ nhận liệu mà đọc từ đĩa lại chủ bus

System bus

ALU Memory I/O board

Coprocessor

Hình 2.2: Các bus máy tính  Bus Driver vµ bus Receiver

Tín hiệu điện mà thiết bị máy tính phát thờng không đủ mạnh để điều khiển đợc bus, bus dài có nhiều thiết bị nối với Chính mà hầu hết bus master đợc nối với bus thông qua chip gọi bus driver, khuyếch đại tín hiệu số Tơng tự nh vậy, hầu hết bus slave đợc nối với bus thông qua bus receiver Đối với thiết bị đóng vai trị master đóng vai trị slave ngời ta sử dụng chip kết hợp gọi bus transceiver Các chip đóng vai trị ghép nối thờng thiết bị trạng thái, cho phép trạng thái thứ - hở mạch

1.3 Bus đồng ( Synchronous bus )

Bus đồng có đờng dây đợc điều khiển dao động thạch anh Tín hiệu đờng dây có dạng sóng vng, với tần số hàng trăm Mhz ( Mhz = 1000000 chu kỳ / giây ) hoạt động bus xẩy số nguyên lần chu kỳ đợc gọi chu kỳ bus

Read cycle

T1 T2 T3

 TAD

Address Memory Address to be read

Data Data

TM TDS

MREQ TMH

TML

RD TRH

TRL TDH

Hình 2.3: Hoạt động bus đồng

Hình 2.3 giản đồ thời gian bus đồng với tần số đồng hồ Mhz (4000.000 chu kỳ/giây), giây =1000.000.000 ns -> chu kỳ 250 ns )

Giả sử việc đọc byte từ nhớ chiếm chu kỳ dao động (750 ns), tơng ứng với T1, T2, T3 hình vẽ Vì tất tín hiệu điện thay đổi mức khơng phải l tc

thời, nên hình vẽ có sờn xung, ta giả sử sờn xung kéo dài 10 ns

+ T1 bắt đầu sờn lên tín hiệu đồng hồ, phần thời gian T1,

CPU hoàn thành việc đặt địa byte cần đọc lên đờng địa (bus địa chỉ) Sau đờng tín hiệu địa đợc thiết lập giá trị mới, tín hiệu MREQ (Memory REQuest) RD (Read) đợc đặt mức tích cực (tích cực mức điện áp thấp)

+ T2 khoảng thời gian cần thiết để Memory giải mã địa đa liệu lên

bus d÷ liƯu

+ Tại sờn xuống T3, CPU nhận liệu bus liệu, chứa vào ghi

Nh thao tác đọc hoàn thành chu kỳ bus CPU thực thao tác khác

 Gi¶i thÝch chi tiÕt:

TAD ≤ 110 ns, nghĩa nhà sản xuất chip phải đảm bảo chu kỳ

đọc toán hạng từ nhớ, CPU phải đa đợc địa toán hạng lên bus địa khơng chậm 110 ns tính từ thời điểm sờn lên T1

TDS ≥ 50 ns, có nghĩa liệu ổn định bus liệu 50 ns trớc

thời điểm sờn xuống T3 Thời gian đảm bảo cho CPU đọc liệu tin cậy

Khoảng thời gian bắt buộc TAD TDS nói lên rằng, trờng hợp tồi

nhất nhớ cịn có 250+250+125-110-50 = 465 ns từ thời điểm có tín hiệu địa sinh liệu bus liệu Nếu nhớ khơng có khả đáp ứng đủ nhanh, cần phát tín hiệu địi chờ WAIT trớc sờn xuống T2 Thao tác đa

thêm trạng thái chờ (wait states) vào chu kỳ đọc nhớ nhớ hồn tất cơng việc, sau đảo tín hiệu WAIT thành khơng tích cực

TML ≥ 60 ns có nghĩa tín hiệu địa phải đợc thiết lập trớc tín hiệu MREQ

ít 60 ns Khoảng thời gian quan trọng tín hiệu MREQ điều khiển tạo tín hiệu chọn chip, số chip nhớ yêu cầu thời gian thiết lập địa phải hồn tất trớc tín hiệu chọn chip Nh vậy, với bus này, ngời thiết kế máy tính khơng thể chọn chip nhớ với thời gian thiết lập 75 ns

TM ≤ 85 ns, TRL ≤ 85 ns, giá trị bắt buộc đại lợng có nghĩa

2 tín hiệu MREQ RD tích cực khoảng thời gian 85 ns tính từ thời điểm xuống xung đồng hồ T1 Trong trờng hợp tồi nhất, chip nhớ có 250 + 250 85

-50 = 365 ns sau tín hiệu tích cực để đa liệu lên bus liệu TMH ≤ 85

ns, TRH ≤ 85 ns, hai đại lợng cho biết cần thời gian để tín hiệu

MREQ RD đợc đảo mức khơng tích cực sau liệu đợc CPU nhận

TDH ≥ ns, đại lợng cho biết nhớ cần phải giữ data bus sau

tín hiệu RD đảo mức khơng tích cực Nh vậy, nhớ loại bỏ liệu bus liệu sau RD đợc đảo

Giản đồ đợc đơn giản nhiều so với thực tế Ký

hiÖu Tham sè

Min (nsec)

Max (nsec)

TML Thời gian địa ổn định trớc tín hiệu MREQ 60

TM Thêi gian trƠ cđa MREQ so víi sên xng cđa T1 85

TRL Thêi gian trƠ cđa RD so víi sên xng cđa T1 85

TDS Thêi gian thiÕt lËp d÷ liƯu tríc sên xng cđa T3 50

TMH Thêi gian trƠ cđa MREQ so víi sên xng cđa T3 85

TRH Thêi gian trƠ cđa RD so víi sên xng cña T3 85

TDH Thời gian lu trữ liệu từ lúc đảo tín hiệu RD

 Block Transfer

Ngoài chu kỳ đọc / ghi, số bus đồng hỗ trợ việc truyền liệu theo khối Khi thao tác đọc khối bắt đầu, bus master phải báo cho bus slave biết có byte cần đợc truyền cách đa số lên đờng liệu thời gian chu kỳ T1 Sau đó, thay truyền byte, bus slave đa byte

trong thời gian chu kỳ đồng hồ đủ số byte đợc thông báo Nh vậy, đọc liệu theo khối, n byte liệu cần n+2 chu kỳ đồng hồ 3n chu kỳ

Một cách khác làm cho tốc độ truyền liệu nhanh làm cho chu kỳ ngắn lại Tuy nhiên, việc gặp khó khăn mặt kỹ thuật, tín hiệu truyền đờng dây khác khơng phải ln có vận tốc, dẫn đến hiệu ứng bus skew (lệch bus) Vì vậy, thời gian chu kỳ phải đủ dài để tránh việc khoảng thời gian đợc số hoá (Digital) trở thành liên tục (Analog)

Khi nghiên cứu bus cần quan tâm đến vấn đề tín hiệu tích cực mức thấp hay mức cao, điều tuỳ thuộc vào ngời thiết kế xác định tín hiệu thuận lợi

1.4 Bus không đồng (Asynchronous bus)

Làm việc với bus đồng dễ dàng đợc định thời cách cố định, nhiên có nhợc điểm sau đây:

+ Khi chọn chu kỳ bus, nhớ thiết bị I/O đợc thiết kế cho chu kỳ bus khó có tận dụng đợc tiến cơng nghệ Ví dụ, cơng nghệ đa CPU chip nhớ hoạt động với thời gian chu kỳ bus 100 ns khơng phải 250 ns, chúng phải chạy với tốc độ nh CPU chip nhớ loại cũ

+ Nếu có nhiều thiết bị khác nối với bus cần phải đặt bus hoạt động phù hợp với thiết bị có tốc độ thấp

Bus khơng đồng đời để khắc phục nhợc điểm nói Bus khơng đồng khơng sử dụng xung đồ hồ chủ, chu kỳ kéo dài tuỳ ý khác cặp thiết bị khác Hình 2.4 sơ đồ minh hoạ hoạt động bus không đồng

Address Memory Address to be read

MREQ RD

MSYN

DATA Data

SSYN

Hình 2.4: Hoạt động bus khơng đồng

Hoạt động đọc liệu từ nhớ CPU đợc thực nh sau:

+ Sau CPU đặt địa byte cần đọc lên bus địa chỉ, đảo tín hiệu MREQ RD thành tích cực, đảo tín hiệu đồng chủ MSYN (Master SYNchronization) thành tích cực

+ Khi nhận đợc tín hiệu MSYN, memory giải mã địa đa liệu lên bus liệu với tốc độ nhanh đợc, hồn thành đảo tín hiệu đồng phụ thuộc SSYN (Slave SYNchronization) thành tích cực

+ Khi memory nhận đợc đảo tín hiệu MSYN, biết CPU nhận đợc liệu đảo tín hiệu SSYN thành khơng tích cực Một chu kỳ bus kết thúc, hệ thống trở lại trạng thái ban đầu, tín hiệu khơng tích cực, chờ đợi chu kỳ bus

Trên giản đồ thời gian bus không đồng bộ, thấy đờng mũi tên để thể nguyên nhân kết Việc đa MSYN lên mức tích cực dẫn đến việc truyền liệu bus liệu đồng thời dẫn đến memory đặt tín hiệu SSYN lên mức tích cực Tín hiệu SSYN tích cực lại gây đảo mức đờng đia chỉ, MREQ, RD, MSYN Cuối đảo mức MSYN lại gây đảo mức tín hiệu SSYN kết thúc chu kỳ đọc

 Full Handshake

Các tín hiệu phối hợp với nh đợc gọi bắt tay hoàn toàn Full

Handshake gồm kiện chủ yếu sau đây:

1 MSYN đợc đặt tích cực

2 SSYN đợc đặt tích cực để đáp lại MSYN đợc đảo để đáp laị

4 SSYN đợc đảo để đáp lại đảo tín hiệu MSYN

Chúng ta nhận thấy Full Handshake độc lập thời gian, kiện đợc gây kiện trớc khơng phải xung đồng hồ Nếu cặp Master - Slave hoạt động chậm cặp không bị ảnh hởng

Chúng ta thấy u điểm bus không đồng rõ ràng, song thực tế phần lớn bus đợc sử dụng đồng Lý chủ yếu hệ thống sử dụng bus đồng dễ thiết kế CPU cần nâng mức tín hiệu cần thiết lên tích cực chip nhớ đáp lại ngay, khơng cần tín hiệu phản hồi Chỉ cần chip đợc chọn phù hợp hoạt động trôi chảy, không cần phải bắt tay

1.5 Träng tµi bus (bus arbitration)

Trong hệ thống máy tính khơng phải có CPU làm chủ bus, chip I/O làm chủ bus đọc ghi nhớ để gọi ngắt Ngồi ra, đồng xử lí làm chủ bus Nh vậy, nảy sinh vấn đề thời gian có nhiều thiết bị muốn trở thành chủ bus Do vậy, cần phải có chế trọng tài để tránh tranh chấp Cơ chế trọng tài bus tập trung khơng tập trung, lần lợt xem xét hai loại trọng tài bus

Bus request Arbiter

Bus grant

I/O devices

Hình 2.5: Trọng tài bus tập trung mét møc

Nhiều vi xử lí có đơn vị trọng tài nằm bên CPU, nhng máy tính mini, đơn vị trọng tài nằm chip CPU

Theo chế tập trung, trọng tài bus biết có yêu cầu chiếm dụng bus hay khơng, khơng biết có đơn vị muốn chiếm dụng bus Khi nhận đợc yêu cầu bus, trọng tài bus phát tín hiệu cho phép đờng dây bus grant (chuyển tín hiệu thành mức tích cực) Đờng dây nối qua tất thiết bị I/O theo kiểu nối tiếp Khi thiết bị nằm gần trọng tài nhận tín hiệu cho phép kiểm tra xem có phải phát u cầu bus hay khơng Nếu đúng, chiếm dụng bus khơng truyền tín hiệu cho phép sang thiết bị kế tiếp, không truyền tiếp tín hiệu cho phép đờng dây tới thiết bị Sự việc lại xẩy giống nh với thiét bị trớc nó, q trình tiếp diễn nh có thiết bị chiếm dụng bus Trong trờng hợp này, thứ tự u tiên phụ thuộc vào thiết bị gần đơn vị trọng tài bus

Một số loại bus có nhiều mức độ u tiên khác nhau, mức u tiên có đờng dây yêu cầu bus đờng dây cho chiếm dụng bus (Bus grant)

Bus request level

Arbiter Bus request level

BUS grant

BUS grant I/O devices

Hình 2.6: Trọng tài bus tËp trung nhiÒu møc

Một số trọng tài bus có đờng dây thứ nối tới thiết bị gọi đờng dây ACK (acknowledgement), thiết bị chiếm dụng bus, phát tín hiệu tích cực đ-ờng dây ACK, tín hiệu đđ-ờng dây request grant đợc đảo xuống mức khơng tích cực Nh thiết bị khác yêu cầu chiếm dụng bus thiết bị chiếm dụng bus Khi thao tác hồn thành, thiết bị vừa chiếm dụng bus đảo tín hiệu ACK thành khơng tích cực Thiết bị u cầu bus bắt đầu nhận đợc tín hiệu Cách làm nh làm tăng hiệu sử dụng bus, nh-ng cấu trúc thiết bị cũnh-ng phải phức tạp

1.5.2 Träng tài bus không tập trung

Trng ti bus khụng tập trung không sở dụng đơn vị trọng tài riêng, nh làm giảm giá thành phần cứng Hình 2.7 ví dụ trọng tài bus khơng tập trung Dù cho số thiết bị I/O nhiều hay ít, cng ch cú ng dõy:

1 Đờng dây yêu cầu bus Đờng dây báo bận Đờng dây trọng tài

Khi khụng cú thit b no yêu cầu bus, đờng dây trọng tài đợc đặt mức tích cực Khi thiết bị muốn chiếm dụng bus, kiểm tra xem bus có rỗi khơng (đờng dây báo bận khơng tích cực), tín hiệu trọng tài bus có mức tích cực khơng Nêu bus rỗi tín hiệu trọng tài tích cực, đảo đờng trọng tài bus thành khơng tích cực trở thành chủ bus, đồng thời đặt đờng báo bận lên mức tích cực bắt đầu truyền liệu

BUS request

BUS busy

BUS arbitration

Các thiết bị I/O

Hình 2.7: Trong tài BUS không tập trung

Trong phần khảo sát chip vi xử lí Intel (vì chip intel chiếm tới 90% thị trờng chip thÕ giíi)

2.1 8088 cđa Intel

 8088 có số đặc trng kỹ thuật sau: + Độ rộng ghi 16 bit

+ Độ rộng bus liệu bit + Độ rộng bus địa 20 bit

+ Bộ đồng xử lí 8087 chip độc lập + 8088 có chế độ hoạt động:

1 Chế độ tối thiểu: dùng hệ thống nhỏ với vài thiết bị ngoại vi, có xử lí Ví dụ 8088 sử dụng điều khiển máy giặt

2 Chế độ tối đa: dùng hệ máy tính cá nhân, chế độ có nhiều xử lí Trong tài liệu đề cập đến chế độ tối đa

GND 40 VCC

A14 39 A15

A13 38 A16/S3

A12 37 A17/S4

A11 36 A18/S5

A10 35 A19/S6

A9 34

A8 33 MN/MX

AD7 32 RD

AD6 10 31 RQ/GT0

AD5 11 30 RQ/GT1

AD4 12 29 LOCK

AD3 13 28 S2

AD2 14 27 S1

AD1 15 26 S0

AD0 16 25 QS0

NMI 17 24 QS1

INTR 18 23 TEST

GND 20 21 RESET Hình 2.8: Các chân vật lí 8088

Các chân cđa 8088: 8088 cã 40 ch©n ra:

1 20 chân địa A0 - A19 Vì 8088 địa hố đợc MB nhớ chân liệu D0 - D7 đợc ghép chung với chân A0 - A7 Vì vậy, 8088 truyền đồng thời đợc bit liệu vào /

3 Các chân ngắt NMI INTR đợc dùng để ngắt CPU:

+ NMI (None-Maskable Interrupt): ngắt không che, đợc dùng để lỗi kiểm tra chẵn lẻ nhớ số vấn đề quan trọng khác khơng thể trì hỗn Với loại ngắt phần mềm tạm thời vô hiệu hố (khơng che đợc)

+ INTR (maskable INTeRrupt): ngắt che, loại ngắt tạm thời bị che (vơ hiệu hố) phần mềm đợc phần mềm cho phép ngắt trở lại Thông thờng, INTR đợc thiết bị I/O sử dụng

4 CLK = CLocK, GND = GrouND, Vcc : ngn ®iƯn +5v

5 Các chân S3 - S6 SQ0 - SQ1 (Status): chứa thông tin trạng thái bên CPU, thực tế chân thờng không đợc sử dụng

6 MN / MX = MiNimum / MaXimum: chân mức cao đa CPU vào chế độ tối thiểu, mức thấp đa CPU vào chế độ tối đa

7 RD = ReaD: chân tích cực mức thấp cho biết CPU đọc nhớ, chân mức cao tức CPU ghi nhớ

8 RQ / GTx = ReQuest / GranT: chân dùng cho trọng tài bus Ví dụ, 8087 sử dụng chân để yêu cầu 8088 thả bus, đợc phép trở thành chủ bus truy xuất nhớ

9 LOCK: chân đợc sử dụng để báo cho thiết bị khác không đợc sử dụng bus 10 TEST: chân cho phép 8088 kiểm tra trạng thái 8087 Ví dụ, gặp thị dấu chấm động, 8088 khởi động 8087, sau làm việc khác Khi cần kết quả, 8088 kiểm tra 8087 xem thực cha, cha phải chờ

12 RESET: chân đợc sử dụng để thiết lập lại trạng thái cho CPU Ví dụ, ngời sử dụng mỏy tớnh nhn phớm reset

13 Các chân S0 - S2 (Status):

S2 S1 S0 Lo¹i chu kú bus

0 0 ChÊp nhËn ngắt

0 Đọc cổng vào

0 Ghi cỉng vµo

0 1 Dừng

1 0 Truy xuất mÃ(tìm nạp thị)

1 Đọc nhớ

1 Ghi bé nhí

1 1 Th¶ nỉi bus

2.2 80286 cđa Intel

Bộ xử lý 286 đợc Intel giới thiệu năm 1981, lắp máy PC AT (Personal Computer Advanced Technology) IBM máy tơng thích IBM Các máy dựa xử lý 286 có tốc độ nhanh nhiều máy hệ thực lệnh 4,5 chu kỳ truyền đồng thới 16 bit liệu 80286 hoạt động đợc chế độ thực chế độ bảo vệ

 80286 có đặc trng kỹ thuật chủ yếu sau: Độ rộng ghi: 16 bit

2 §é réng bus d÷ liƯu: 16 bit

3 Độ rộng bus địa chỉ: 24 bit (không gian địa nhớ 16 MB) Bộ đồng xử lý 80287 chip riêng biệt

Address unit Bus unit

Adder Address bus interface A0 - A23

Coprocessor interface PEACK

Tables PEREQ

Execution unit Bus control S0-S1, COD/INTA LOCK, HLDA

Registers Data bus interface D0 -D15

Pre-fetcher byte pre-fetcher

ALU queue

Instruction unit

Control Decoded RESET

instruction Instruction CLK

queue decoder

NMI ERROR

INTR BUSY Hình 2.9: Cấu trúc đơn giản 80286  80286 có đơn vị chức nng c lp:

1 Đơn vị bus: thực tất thao tác bus cho CPU, tìm nạp lu giữ thị liệu cÇn

2 Đơn vị thị: lấy byte đợc tìm nạp đơn vị bus, giải mã chúng thành thị cho việc thợc thi Đơn vị thị lu giữ thị giải mã lúc Vì vậy, CPU phải chờ đợi lấy thị

3 Đơn vị thi hành: thực thi thị giải mã từ đơn vị thị đa tới Một số thị có chứa địa nhớ, địa đợc đa tới đơn vị địa để đợc xử lí tiếp Đơn vị địa chỉ: thực tất cơng việc tính tốn địa quản lí nhớ ảo (bộ nhớ cho phép cho phép chơng trình sử dụng dung lợng nhớ lớn dung lợng RAM máy tính Bộ nhớ ảo đợc lấy từ đĩa cứng)

Addressing A0-A23 INTR

BHE NMI

HOLD

Data D0-D15 HLDA

80286

Interrupts

S0-S1 PEREQ

M/IO PEACK

Bus control COD/INTA BUSY

LOCK ERROR

READY

RESET

+ 5v

Hình 2.10: Các chân logic 80286

Các chân 80286:

80286 đợc đặt vỏ hình vng, có 68 chân đợc bố trí cạnh 80286 không phân biệt chế độ tối thiểu / tối đa có chế độ chân Hình 6.9 sơ đồ chân logic 80286:

1 24 chân địa A0 - A23 16 chân liệu D0 - D15

3 BHE = Byte hight Enable: 80286 đọc / ghi từ byte nh đơn vị Tuy nhiên thị CPU cịn đọc ghi byte Vấn đề đọc byte không khó, CPU đọc từ sau lấy byte cần thiết Vấn đề ghi khó khăn hơn, cần ghi byte, mà ta ghi từ nửa từ cịn lại nhớ phải đ ợc giữ nguyên lại bị ghi đè BHE khơng tích cực khơng cho phép byte cao đợc truyền Các chân điều khiển bus: xác định loại chu kỳ bus nh: đọc / ghi nhớ, đọc / ghi thiết bị vào ra, hay chu kỳ bus khác S0 - S1 (Status), M / IO = Memory / IO, COD / INTA = CODe / INTerrupt Acknowlege)

trong nhớ ảo Khi liệu xuất bus, đặt tín hiệu PEACK = Processor Extension ACKnowledge thành mức tích cực cho phép co-CPU lấy liệu

+ BUSY ERROR đợc sử dụng để co-processor thơng báo trạng thái cha hồn thành cơng việc BUSY đợc dùng cho báo hiệu bình thờng, ERROR đợc dùng để ngắt CPU có lỗi xẩy nh tràn số chẳng hạn

8 RESET có chức giống 8088

2.3 80386 Intel

Bộ xử lý 386 xử lí 32 bit đợc giới thiệu 1985 đợc đa vào máy tính cuối 1986 Bộ xử lý hệ ba có số đặc trng kỹ thuật chung sau đây:

1 Bộ đồng xử lý 80387 chip riêng biệt, chip đồng xử lí tốn học có hiệu cao đợc thiết kế đặc biệt để làm việc với CPU 386 Có loại đồng xử lý là: 80387 DX làm việc với 386 DX, 80387 SX làm việc với 386 SX 386 SL

2 Bộ xử lý 386 hỗ trợ hai chế độ làm việc: chế độ thực chế độ bảo vệ, chuyển từ chế độ sang chế độ mà không cần khởi động lại máy Ngồi 386 cịn hỗ trợ chế độ thực ảo cho phép chạy chế độ thực mơi trờng chế độ bảo vệ

386 cđa Intel có nhiều phiên bản, phiên mạnh có cấu hình sau: Độ rộng ghi: 32 bit

2 Độ rộng bus liệu: 32 bit

3 Độ rộng bus địa chỉ: 32 bit (không gian địa nhớ GB)

80386 có đơn vị chức độc lập đơn vị địa đơn vị thi hành lại đ ợc chia làm nhiều đơn vị nhỏ Vì vậy, hiệu 386 mạnh 286 nhiều

Addressing A2-A31 INTR

BE0- BE3 NMI

HOLD

Data D0-D31 HLDA

80386 W/R

D/C PEREQ

M/IO BUSY

Bus control LOCK ERROR

READY

ADS

BS16 RESET

Bus arbitration Interrupts

NA

+ 5v

Hình 2.11: Các chân logic 80386 Các chân 80386:

1 Ba mơi chân địa A2 - A31: 386 làm việc với từ 32 bit, CPU tìm nạp địa 0, 4, 8, Tức bit cuối địa 00 Cho nên không cần A0, A1 Tuy nhiên, truy cập địa từ nhớ bit 16 bit nhớ phải dùng đến tín hiệu BE0 - BE3, để byte byte từ

2 Ba hai chân liệu D0 - D31 Các chân điều khiển bus:

+ Cỏc chõn xỏc định loại chu kỳ bus nh: W/R (Write/Read), D/C (Data/Code), M / IO (Memory / IO), xác định chu kì bus: đọc mã, đọc liệu, ghi liệu, c I/O, ghi I/O,

+ Các chân LOCK, READY có chức giống nh 8088

+ ADS (ADdress Status): chân báo hiệu địa cần truy cập bus + BS16 (Bus Size 16): tín hiệu tích cực, 386 truyền đồng thời 16 bit + NA (Next Address): tín hiệu tích cực, nhớ báo cho 386 biết địa sẵn sàng cho chu kỳ bus chu kỳ cha kết thúc Đây giải pháp đờng ống nhằm tăng tc h thng

4 Các chân lại có chức giống nh chip 286

3 Thí dụ vÒ BUS

3.1 IBM PC BUS

Signal Lines In Out Description

OSC  70 ns Clock signal (14,31818 MHz)

CLK  210 ns Clock signal (4,17 MHz)

RESET  Used to reset the CPU and I/O devices

A0-A19 20  20 Address lines

D0-D7  Data lines

ALE  Address latch enable (cho phép chốt địa chỉ)

MEMR  Memory read

IOR  I/O read

IOW  I/O write

AEN  Address Enable (CPU float the bus) IO CH CHK  I/O channel check

IO CH RDY  I/O channel ready

IRQ2-IRQ7  Interrupt request lines

DRQ1-DRQ3  DMA request lines

DACK0-DACK3  DMA ACKnowledge lines

T/C  Terminal/Count (indicates DMA completed)

Pwoer  5v, 12v

GND Ground

Reserved Card select on XT

Hình 2.12: Các dờng tÝn hiÖu IBM PC bus

Cét nh·n In, tín hiệu từ bus vào motherboad Cột nhÃn Out, tín hiệu từ motherboad bus

OSC

8284A CLK

clock RESET

generator CLK RESET

74LS373

20 Latch A0-A19 A0-A19 (3x) 20

14,31818MHz

Crystal OE IBM PC BUS

oscillator

8088 CPU 74LS345

D0-D7 Bus D0-D7 transceiver

DIR OE INT

S0-S2 ALE

8288 MEMR ` Bus MEMW READY NMI controller IOR

8259A IO CH CHK

Interrupt IO CH RDY

controller

IRQ2-IRQ7

8237A 3 DRQ1-DRQ3

DMA DACK0-DACK3

controller T/C 5v, 12v GND

IBM PC bus đợc sử dụng hệ thống giá thành thấp Nó đợc sử dụng rộng rãi hệ thống dựa chip 8088, hầu hết họ IBM PC máy tơng thích sử dụng bus bảng mạch I/O kết nối vào hệ thống Chính IBM PC bus sở cho IBM PC/AT bus nhiều bus khác IBM PC bus có 62 đờng dây, có 20 đờng địa chỉ, đờng liệu đờng tín hiệu khác đợc liệt kê hình 2.12

Hình 2.13 sơ đồ đơn giản PC dựa chip 8088, chip hỗ trợ bus hệ thống

Về mặt vật lý, IBM PC bus đợc khắc bảng mạch chính, thờng có khoảng đầu nối (slot) để cắm bảng mạch mở rộng Ngoài 20 dây địa chỉ, dây số liệu, IBM PC bus cịn nhiều đờng dây khác, chúng có liên quan tới chip hỗ trợ cho chip 8088 Trên hình vẽ trình bày chip (trái tim máy PC dựa 8088):

1 8284A: tạo xung đồng hồ 8259A: điều khiển ngắt 74LS373 (3x): chốt (3 bộ) 74LS245: thu phát bus 8088: chip vi xử lí

6 8288: bé ®iỊu khiĨn bus

7 8237A DMA: điều khiển truy cập nhớ trực tiếp  Các đờng tín hiệu OSC, CLK, RESET:

+ Các máy IBM PC sử dụng tạo dao động thạch anh (Crystal oscillator)tạo xung nhịp đồng hồtần số 14,31818 MHz Tần số nhằm tạo tín hiệu đồng với tần số sử dụng hệ thống truyền hình màu NTSC đợc sử

dụng Bắc Mỹ Nhật Bản thời Vì IBM cho khách hàng dùng máy thu hình làm thiết bị hiển thị để tiết kiệm tiền Tuy nhiên nh vậy, nhng tần số đợc chọn IBM không thay đổi Đờng tín hiệu OSC có tần số

+ Tần số OSC (OSCillator) cao 8088 (tần số hoạt động tối đa 8088 MHz), OSC đợc chia để có tín hiệu với tần số 4,77 MHz (việc chia nhờ chip 8284A) Tần số 4,77 MHz đợc sử dụng nh xung đồng hồ chủ để xác định chu kỳ bus Tín hiệu tần số 4,77 MHz có IBM PC bus ký hiệu CLK (CLocK) Tín hiệu khơng cân xứng nh tín hiệu đồng hồ thạch anh (14,31818 MHz), chu kỳ 2/3 có mức thấp, 1/3 có mức cao Sau này, có số họ PC sử dụng chip có tốc độ cao MHz, hệ tín hiệu CLK tăng lên cách tỷ lệ

+ Chip 8284A sinh tín hiệu RESET BUS Để thiết lập lại trạng thái ban đầu cho CPU, mạch điện bên ngồi gửi tín hiệu tới 8284A, chip đặt tín hiệu RESET lên mức tích cực, buộc CPU thiết bị I/O khởi tạo lại chúng

 Các đờng địa liệu - Address, Data:

+ 8088 không nối trực tiếp với đờng địa số liệu bus mà thông qua

các chip khác Các đờng địa đợc chốt cách dùng chip chốt 74LS373 -mỗi bit, sử dụng 20/24 đờng chúng Sở dĩ cần phải chốt tín hiệu địa số tín hiệu địa liệu đợc truyền thông qua số chân dùng chung 8088 (AD0 - AD7) Đầu chu kỳ bus CPU, 8088 đa tín hiệu

địa chỉ, ghi chốt địa chốt giá trị địa lại (giữ cho khơng bị mất) khoảng thời gian cịn lại chu kỳ bus, mà tín hiệu địa chân 8088

+ Các đờng liệu đa liệu nhận liệu vào CPU khoảng thời gian xác định khơng cần chốt Các đờng liệu bus đợc điều khiển chip 74LS245 Chân DIR (DIRection) xác định hớng tín hiệu vào hay khỏi CPU

Lý việc nối chân 8088 với bên ngồi thơng qua đệm đợc chế tạo theo cơng nghệ MOS (Metal Oxide Semiconductor) Nó khơng có khả cung cấp đủ dịng điện để điều khiển bus có nhiều bảng mạch nối vào chip đệm thuộc loại TTL (?) có khả cung cấp đủ dòng điện cho bus

dụng thiết bị phát tín hiệu AEN (Address ENable) để đảo tín hiệu cho phép xuất "OE - Output Enable " chốt thu phát, làm cho bus đợc thả

 TÝn hiƯu ALE (Address Latch Enable):

Tín hiệu ALE đợc đặt mức tích cực CPU điều khiển tín hiệu địa chỉ, tín hiệu cho phép chip 74LS373 biết cần chốt địa lại, để nhớ chip I/O biết tín hiệu địa bus hợp lệ Trớc ALE mức tích cực, đờng địa khơng có giá trị sử dụng

 Các đờng tín hiệu MEMR, MEMW, IOR, IOW:

+ Các tín hiệu đợc sử dụng để dọc / ghi nhớ, đọc / ghi thiết bị vào /

ra Trong thực tế, bus cung cấp không gian địa riêng biệt, cho nhớ (địa RAM) cho vào / (địa I/O) Bộ nhớ không phản ứng tín hiệu IOR IOW mức tích cực ngợc lại

+ Nh phần biết CPU sử dụng tín hiệu S0-S2 (Status) đa

vào chip điều khiển bus 8288 để tạo tín hiệu với tín hiệu ALE Chip 8288 nhận tín hiệu AEN từ bus, tín hiệu thiết bị muốn trở thành chủ bus phát Khi nhận đợc tín hiệu AEN, 8288 phát tín hiệu điều khiển chip 74LS373 74LS245 thả bus

 TÝn hiƯu IOCHCHK (I/O CHannel ChecK):

TÝn hiƯu nµy tích cực có lỗi parity bị phát bus Tín hiệu kích ngắt không thĨ che (NMI)

 TÝn hiƯu IOCHRDY (I/O CHannel ReaDY):

Tín hiệu nhớ phát tốc độ hoạt động chậm, tín hiệu kích hoạt chân READY yêu cầu CPU chèn wait states vào chu kỳ đọc/ghi nhớ

 C¸c tÝn hiƯu IRQ2 - IRQ7 (Interrupt ReQuest):

Là tín hiệu thiết bị ngoại vi sinh ra, đa vào chip điều khiển ngắt 8259A Khi có tín hiệu gửi đến, 8259A phát tín hiệu yêu cầu ngắt tới CPU đặt số hiệu vector ngắt lên đờng liệu CPU yêu cầu IRQ0 thờng đợc dùng

chip clock, IRQ1thờng đợc sử dụng keyboard

 Các tín hiệu liên quan đến DMA:

thực DMA có việc tăng địa nhớ giảm đếm sau truyền byte Việc làm thay cho thiết bị I/O giúp giảm giá thành chúng

Về chip 8237A CPU nhỏ có vi chơng trình đợc ghi sẵn bên Khi 8088 muốn bắt đầu hoạt động DMA thiết bị ngoại vi đó, nạp địa nhớ, số byte cần truyền, số hiệu thiết bị I/O, hớng truyền thông tin khác vào ghi bên chip 8237A Khi điều khiển đĩa cứng sẵn sàng đọc ghi byte đầu tiên, đặt mức tích cực lên đờng DRQx (DMA request) bus để đa vào chip 8237A Khi nhận đợc tín hiệu này, 8237A địi chiếm dụng bus để sẵn sàng truyền byte.ếau 8237A phát tín hiệu DACKx (DMA ACKnowledge) tới điều khiển đĩa báo cho biết ghi byte liệu (hoặc đọc) Trong khoảng thời gian chu kỳ này, điều khiển đĩa bus master nhớ bus slave Chip 8237A có kênh độc lập quản lý đồng thời đờng truyền

 TÝn hiÖu T/C:

Đờng T/C (Terminal/Count) đợc chip 8237A đặt mức tích cực byte count = 0, báo cho điều khiển I/O biết công việc yêu cầu hoàn thành, đến lúc báo hiệu cho 8259A gọi ngắt

 Các đờng lại:

8 đờng dây lại bus đờng nguồn nuôi (2 đờng +5v, đờng -5v, đ-ờng +12v, đđ-ờng -12v, đđ-ờng nối mát)

Các máy 286, 386 dùng chip tơng tự xếp theo sơ đồ hình 2.13

3.2 IBM PC/AT bus

Khi hãng IBM đa loại máy IBM PC/AT, họ phải giải số vấn đề quan trọng, vừa kế thừa đợc IBM PC vừa phát huy đợc khả hẳn xử lý 80286: có độ rộng bus địa 24 bit, đánh địa đợc 16 MB nhớ có độ rộng bus liệu 16 bit đọc/ghi đồng thời 16 bit

Tần số tín hiệu đồng hồ IBM PC/AT bus tăng lên MHz, nhờ tốc độ truyền thơng bus tăng lên nhiều

Năm 1991, IEEE (Institute of Electrical and Electronic Engineers - viện nghiên cứu điện công nghệ điện tử) đa tiêu chuẩn quốc tế cho bus máy PC gọi ISA (Indutrial Standard Architeture- cấu trúc chuẩn công nghiệp) Loại bit dành cho IBM PC bus, loại 16 bit dành cho IBM PC/AT bus

3.3 C¸c bus 32 bit

Với đời chip CPU 32 bit liệu, bus ISA khơng cịn thích nghi Khi IBM thiết kế họ PS/2, hệ sau IBM PC IBM PC/AT, họ xây dựng bus hoàn toàn bus MCA (Micro Channel Architecture) đăng ký quyền MCA có kiến trúc khác hồn tồn ISA có khả vợt trội kỹ thuật Tuy nhiên MCA không tơng thích ngợc với ISA, card thiết kế cho ISA khơng cắm đợc máy bus MCA Vì lí mà loại bus 32 bit kế thừa mở rộng bus ISA đời có tên bus EISA (Extended Indutrial Standard Architeture)